| 摘要 | 第4-5页 |
| ABSTRACT | 第5-6页 |
| 第一章 绪论 | 第9-15页 |
| 1.1 课题背景 | 第9-13页 |
| 1.1.1 数字通信系统 | 第9-10页 |
| 1.1.2 纠错码简述 | 第10-11页 |
| 1.1.3 LDPC码的发展历程 | 第11-12页 |
| 1.1.4 LDPC码的研究意义 | 第12-13页 |
| 1.2 课题研究内容 | 第13-14页 |
| 1.3 本文各章内容安排 | 第14-15页 |
| 第二章 QC-LDPC码的编码算法研究与FPGA实现 | 第15-30页 |
| 2.1 RU快速编码算法 | 第15-16页 |
| 2.2 基于生成矩阵的编码算法 | 第16-19页 |
| 2.3 基于校验矩阵的编码算法 | 第19-23页 |
| 2.4 QC-LDPC码编码器的FPGA实现 | 第23-29页 |
| 2.4.1 编码器的存储模块 | 第23-24页 |
| 2.4.2 子矩阵迭代计算模块 | 第24-26页 |
| 2.4.3 校验位迭代计算模块 | 第26-27页 |
| 2.4.4 各模块综合与分析 | 第27-29页 |
| 2.5 本章小结 | 第29-30页 |
| 第三章 QC-LDPC码的译码算法研究与FPGA实现 | 第30-49页 |
| 3.1 置信传播算法 | 第30-36页 |
| 3.1.1 概率域BP算法 | 第31-33页 |
| 3.1.2 LLR BP算法 | 第33-34页 |
| 3.1.3 Min-Sum算法 | 第34-35页 |
| 3.1.4 Normalized BP-Based算法和Offset BP-Based算法 | 第35-36页 |
| 3.2 分层译码TDMP算法研究 | 第36-42页 |
| 3.2.1 结构化LDPC码简述 | 第36-38页 |
| 3.2.2 TDMP算法流程 | 第38-41页 |
| 3.2.3 译码器结构 | 第41-42页 |
| 3.3 QC-LDPC码译码器的FPGA实现 | 第42-48页 |
| 3.3.1 译码器的存储单元 | 第42-43页 |
| 3.3.2 MPU处理单元 | 第43-45页 |
| 3.3.3 读数据控制单元 | 第45页 |
| 3.3.4 写数据控制单元 | 第45-46页 |
| 3.3.5 硬判决输出单元 | 第46页 |
| 3.3.6 各模块综合与分析 | 第46-48页 |
| 3.4 本章小结 | 第48-49页 |
| 第四章 基于FPGA平台的高速QC-LDPC硬件仿真器 | 第49-59页 |
| 4.1 FPGA开发工具介绍 | 第49-50页 |
| 4.2 QC-LDPC码编码器仿真与分析 | 第50-52页 |
| 4.3 QC-LDPC码译码器仿真与分析 | 第52-53页 |
| 4.4 QC-LDPC码仿真器的FPGA架构 | 第53-58页 |
| 4.4.1 m序列数据源模块 | 第54-55页 |
| 4.4.2 映射模块 | 第55页 |
| 4.4.3 高斯白噪声发生器 | 第55-57页 |
| 4.4.4 软解调模块 | 第57页 |
| 4.4.5 误比特统计模块 | 第57-58页 |
| 4.5 本章小结 | 第58-59页 |
| 第五章 总结与展望 | 第59-60页 |
| 参考文献 | 第60-63页 |
| 附录 | 第63-64页 |
| 致谢 | 第64页 |
