高速数据缓存和开关矩阵设计与实现
| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 符号对照表 | 第11-12页 |
| 缩略语对照表 | 第12-16页 |
| 第一章 绪论 | 第16-20页 |
| 1.1 课题背景及应用背景 | 第16页 |
| 1.2 高速串行技术的优势及发展现状 | 第16-18页 |
| 1.2.1 高速串行技术的优势 | 第16-17页 |
| 1.2.2 高速串行技术的发展现状 | 第17-18页 |
| 1.3 论文内容和章节安排 | 第18-20页 |
| 第二章 系统方案设计与分析 | 第20-28页 |
| 2.1 系统需求与方案设计 | 第20页 |
| 2.2 数据采集模块的设计 | 第20-22页 |
| 2.2.1 数据采集模块的设计 | 第20-21页 |
| 2.2.2 数据采集模块的芯片选型 | 第21-22页 |
| 2.3 高速数据缓存和开关矩阵的设计 | 第22-24页 |
| 2.3.1 高速数据缓存和开关矩阵的设计 | 第22-23页 |
| 2.3.2 高速数据缓存和开关矩阵的芯片选型 | 第23-24页 |
| 2.4 存储控制模块的设计 | 第24-27页 |
| 2.4.1 SATA接口简述 | 第24-25页 |
| 2.4.2 存储控制模块的设计 | 第25-26页 |
| 2.4.3 存储控制模块的芯片选型 | 第26-27页 |
| 2.5 本章小结 | 第27-28页 |
| 第三章 高速数据串行接.设计与实现 | 第28-56页 |
| 3.1 高速数据串行接.设计方案 | 第28-29页 |
| 3.2 RocketIO收发器介绍 | 第29-33页 |
| 3.2.1 RocketIO主要组成部分 | 第29-31页 |
| 3.2.2 RocketIO发送模块介绍 | 第31-32页 |
| 3.2.3 RocketIO接收模块介绍 | 第32-33页 |
| 3.3 RocketIO设计要点 | 第33-39页 |
| 3.3.1 电源设计要点 | 第33-36页 |
| 3.3.2 时钟设计要点 | 第36-37页 |
| 3.3.3 其他设计要点 | 第37-39页 |
| 3.4 与存储系统通信的高速串行接.设计与实现 | 第39-50页 |
| 3.4.1 串行接口设计 | 第39-43页 |
| 3.4.2 串行接口环回测试 | 第43-46页 |
| 3.4.3 串行接口通信测试 | 第46-50页 |
| 3.5 与ADC连接的高速串行接口设计与实现 | 第50-52页 |
| 3.6 回放数据的高速串行接口设计与实现 | 第52-54页 |
| 3.7 本章小结 | 第54-56页 |
| 第四章 高速数据缓存和开关矩阵设计与实现 | 第56-78页 |
| 4.1 数据存储开关矩阵设计与实现 | 第56-64页 |
| 4.1.1 数据存储开关矩阵设计 | 第56-58页 |
| 4.1.2 数据存储开关矩阵实现 | 第58-64页 |
| 4.2 数据回放开关矩阵设计与实现 | 第64-75页 |
| 4.2.1 数据回放开关矩阵设计 | 第64-67页 |
| 4.2.2 数据回放开关矩阵实现 | 第67-75页 |
| 4.3 时钟分配方案 | 第75页 |
| 4.4 系统设计优化 | 第75-77页 |
| 4.4.1 FPGA可靠性设计 | 第75-77页 |
| 4.4.2 缓存设计优化 | 第77页 |
| 4.5 本章小结 | 第77-78页 |
| 第五章 总结和展望 | 第78-80页 |
| 5.1 全文总结 | 第78页 |
| 5.2 研究展望 | 第78-80页 |
| 附录A 实物硬件平台 | 第80-82页 |
| 参考文献 | 第82-84页 |
| 致谢 | 第84-86页 |
| 作者简介 | 第86-87页 |
| 1.基本情况 | 第86页 |
| 2.教育背景 | 第86页 |
| 3.攻读硕士学位期间的研究成果 | 第86-87页 |
