| 摘要 | 第5-6页 |
| abstract | 第6-7页 |
| 第一章 绪论 | 第12-19页 |
| 1.1 通信系统中的信道编码技术 | 第12-14页 |
| 1.1.1 数字通信系统基本模型 | 第12页 |
| 1.1.2 信道编码理论及发展 | 第12-14页 |
| 1.2 课题研究背景及意义 | 第14页 |
| 1.3 国内外研究现状及发展趋势 | 第14-17页 |
| 1.4 论文主要工作及内容安排 | 第17-19页 |
| 第二章 Turbo乘积码编译码原理 | 第19-43页 |
| 2.1 Turbo乘积码编码原理 | 第19-21页 |
| 2.1.1 Turbo乘积码子码选取 | 第19-20页 |
| 2.1.2 Turbo乘积码编码结构 | 第20-21页 |
| 2.1.3 Turbo乘积码纠错能力 | 第21页 |
| 2.2 Turbo乘积码硬判决代数译码 | 第21-23页 |
| 2.3 Turbo乘积码Chase译码算法 | 第23-27页 |
| 2.4 基于Chase的迭代译码算法及架构 | 第27-33页 |
| 2.4.1 硬判决码字可靠度计算 | 第27-30页 |
| 2.4.2 Turbo乘积码单元译码器 | 第30-31页 |
| 2.4.3 串行迭代架构 | 第31-32页 |
| 2.4.4 并行迭代架构 | 第32-33页 |
| 2.5 低复杂度改进Chase迭代译码算法 | 第33-35页 |
| 2.5.1 简化欧氏距离计算的Chase迭代算法 | 第34页 |
| 2.5.2 简化竞争码字寻找的Chase迭代算法 | 第34-35页 |
| 2.6 算法仿真与性能分析 | 第35-41页 |
| 2.6.1 仿真建模及参数选取 | 第35-37页 |
| 2.6.2 影响Turbo乘积码译码性能的参数分析 | 第37-41页 |
| 2.6.3 改进的Chase迭代译码算法性能分析 | 第41页 |
| 2.7 本章小结 | 第41-43页 |
| 第三章 Turbo乘积码译码器设计与FPGA实现 | 第43-58页 |
| 3.1 FPGA设计流程 | 第43-44页 |
| 3.2 译码器硬件架构设计 | 第44-47页 |
| 3.3 接收缓存模块设计 | 第47-49页 |
| 3.4 SISO迭代译码模块设计 | 第49-55页 |
| 3.4.1 迭代信息更新 | 第51页 |
| 3.4.2 最不可靠位确定 | 第51-52页 |
| 3.4.3 测试序列生成 | 第52页 |
| 3.4.4 代数译码 | 第52-53页 |
| 3.4.5 欧式距离（相关值）计算 | 第53页 |
| 3.4.6 最佳判决码字及竞争码字寻找 | 第53-54页 |
| 3.4.7 软输出信息及外信息计算 | 第54-55页 |
| 3.5 外信息交织模块设计 | 第55页 |
| 3.6 迭代与参数控制模块设计 | 第55-56页 |
| 3.7 硬判决缓存输出模块设计 | 第56-57页 |
| 3.8 本章小结 | 第57-58页 |
| 第四章 Turbo乘积码译码器FPGA验证分析 | 第58-67页 |
| 4.1 功能仿真 | 第58-60页 |
| 4.1.1 仿真方案 | 第58-59页 |
| 4.1.2 仿真结果 | 第59-60页 |
| 4.2 综合及静态时序分析 | 第60-61页 |
| 4.3 FPGA验证分析 | 第61-64页 |
| 4.3.1 验证方案 | 第62-63页 |
| 4.3.2 验证结果 | 第63-64页 |
| 4.4 译码性能分析 | 第64-66页 |
| 4.5 本章小结 | 第66-67页 |
| 第五章 总结与展望 | 第67-69页 |
| 5.1 本文工作总结 | 第67-68页 |
| 5.2 下一步工作展望 | 第68-69页 |
| 致谢 | 第69-70页 |
| 参考文献 | 第70-73页 |
| 个人简历及攻读硕士学位期间的研究成果 | 第73-74页 |