1GHz 64位高性能浮点加法器的设计及优化
| 表目录 | 第1-7页 |
| 图目录 | 第7-9页 |
| 摘要 | 第9-10页 |
| ABSTRACT | 第10-12页 |
| 第一章 绪论 | 第12-17页 |
| ·课题研究意义 | 第12-13页 |
| ·浮点加法器的相关研究 | 第13-16页 |
| ·课题的来源与背景 | 第16页 |
| ·论文的组织结构 | 第16-17页 |
| 第二章 浮点加法器的结构研究 | 第17-25页 |
| ·Single-Path 浮点加法器算法结构 | 第17-20页 |
| ·浮点加减法的一般计算过程 | 第17-18页 |
| ·Single-Path 浮点加法器结构 | 第18页 |
| ·改进的 Single-Path 浮点加法器结构 | 第18-20页 |
| ·Two-Path 浮点加法器的算法结构 | 第20-23页 |
| ·合并舍入的 Two-Path 浮点加法器结构 | 第20-21页 |
| ·可变延时(VLA)浮点加法器结构 | 第21-23页 |
| ·Triple-Path 浮点加法器算法结构 | 第23-24页 |
| ·64 位高性能浮点加法器的实现结构 | 第24-25页 |
| 第三章 高性能浮点加法器关键模块的算法优化设计 | 第25-55页 |
| ·舍入模块的算法优化设计 | 第25-33页 |
| ·合并舍入算法的结构实现 | 第25-32页 |
| ·合并舍入算法的优化 | 第32-33页 |
| ·复合加法器的优化设计 | 第33-38页 |
| ·54 位复合加法器的结构与优化设计 | 第34-37页 |
| ·复合加法器与半加器相结合实现 Sum+2 | 第37-38页 |
| ·前导 1 预测模块的算法优化设计 | 第38-52页 |
| ·前导 1 预测算法结构 | 第39-42页 |
| ·串行纠错前导 1 预测模块的优化设计 | 第42-52页 |
| ·其他模块的优化设计 | 第52-55页 |
| 第四章 高性能浮点加法器的逻辑综合与优化 | 第55-67页 |
| ·面向综合的 RTL 代码编码指导 | 第55-56页 |
| ·浮点加法器的时序约束 | 第56-57页 |
| ·综合优化的一般方法和策略 | 第57-60页 |
| ·基于关键路径的 RTL 代码优化 | 第60-65页 |
| ·调整流水线 | 第60-61页 |
| ·香农扩展运算 | 第61-62页 |
| ·晚到信号等价替换 | 第62-64页 |
| ·门级逻辑结构调整 | 第64-65页 |
| ·优化后的综合结果 | 第65-67页 |
| 第五章 高性能浮点加法器的功能验证 | 第67-83页 |
| ·验证方法和验证环境的概述 | 第67-69页 |
| ·验证的一般方法 | 第67-68页 |
| ·高性能浮点加法器的验证环境 | 第68-69页 |
| ·基于浮点加法器功能点的验证 | 第69-75页 |
| ·浮点加减算法基本功能的验证 | 第69-70页 |
| ·针对浮点加减算法结构的验证 | 第70-75页 |
| ·基于覆盖率驱动的验证 | 第75-81页 |
| ·基于约束的测试激励的随机生成 | 第76-78页 |
| ·覆盖率驱动的随机测试与断言相结合的验证 | 第78-81页 |
| ·面向应用程序的验证 | 第81页 |
| ·验证结果 | 第81-83页 |
| 结束语 | 第83-84页 |
| 致谢 | 第84-86页 |
| 参考文献 | 第86-90页 |
| 作者在学期间取得的学术成果 | 第90页 |
