| 摘要 | 第1-11页 |
| ABSTRACT | 第11-13页 |
| 第一章 绪论 | 第13-19页 |
| ·课题背景及研究意义 | 第13-14页 |
| ·国内外研究现状 | 第14-16页 |
| ·论文主要工作及创新点 | 第16-17页 |
| ·本文的组织架构 | 第17-19页 |
| 第二章 系统总体设计 | 第19-25页 |
| ·设计需求分析 | 第19-20页 |
| ·系统总体方案设计 | 第20-22页 |
| ·关键技术方案设计 | 第22-23页 |
| ·超高分辨率设计 | 第22页 |
| ·超高带宽设计 | 第22-23页 |
| ·多画面同步处理技术 | 第23页 |
| ·本章小结 | 第23-25页 |
| 第三章 超高分辨率视频图像处理技术研究与设计 | 第25-47页 |
| ·视频图像处理技术 | 第25-27页 |
| ·超高分辨率视频图像控制板设计 | 第27-31页 |
| ·视频信号预处理部分 | 第27-28页 |
| ·视频信号处理部分 | 第28-31页 |
| ·信号的输入与输出控制 | 第31-36页 |
| ·DVI 解码部分 | 第31-35页 |
| ·信号输出驱动部分 | 第35-36页 |
| ·系统配置电路 | 第36-45页 |
| ·视频信号处理部分电路设计 | 第36-37页 |
| ·FPGA 配置电路 | 第37-41页 |
| ·存储电路 | 第41-43页 |
| ·复位电路 | 第43-44页 |
| ·时钟电路 | 第44-45页 |
| ·本章小结 | 第45-47页 |
| 第四章 基于 DDR 超高带宽设计与实现 | 第47-61页 |
| ·DDR 数据存取原理 | 第47-51页 |
| ·DDR 存储器的数据传输 | 第48-49页 |
| ·DDR 存储器的刷新 | 第49页 |
| ·DDR 存储器的存取控制 | 第49-51页 |
| ·DDR 控制器的设计 | 第51-58页 |
| ·DDR 与 FPGA 接口 | 第51-52页 |
| ·DDR 控制逻辑 | 第52-54页 |
| ·读写命令操作时序 | 第54-56页 |
| ·DDR 状态转换 | 第56-58页 |
| ·DDR 控制器模块的测试 | 第58-59页 |
| ·本章小结 | 第59-61页 |
| 第五章 多画面同步处理技术 | 第61-69页 |
| ·同步锁相环原理[13] | 第61-63页 |
| ·锁相环基本理论 | 第61-63页 |
| ·延迟锁相环（DLL） | 第63页 |
| ·时钟处理模块设计 | 第63-66页 |
| ·多画面同步处理需求分析 | 第63-64页 |
| ·DDR 控制器时钟分析 | 第64-65页 |
| ·锁相环多时钟实现 | 第65-66页 |
| ·同步处理显示效果调试 | 第66-68页 |
| ·本章小结 | 第68-69页 |
| 第六章 系统调试与验证 | 第69-75页 |
| ·测试平台的设计 | 第69-70页 |
| ·硬件测试 | 第70-72页 |
| ·不加电检测和调试 | 第70页 |
| ·加电检测和调试 | 第70-71页 |
| ·功能测试 | 第71-72页 |
| ·系统显示功能测试 | 第72-73页 |
| ·多画面显示模式 | 第72页 |
| ·超高分辨率全屏显示模式 | 第72-73页 |
| ·本章小结 | 第73-75页 |
| 第七章 结束语 | 第75-77页 |
| ·工作总结 | 第75页 |
| ·工作展望 | 第75-77页 |
| ·远距离传输 | 第75-76页 |
| ·板卡尺寸 | 第76页 |
| ·发展方向 | 第76-77页 |
| 致谢 | 第77-79页 |
| 参考文献 | 第79-82页 |
| 作者在学期间取得的学术成果 | 第82-83页 |
| 附录 A SiI1161 的外围电路图 | 第83-84页 |
| 附录 B DDR 存储器与 FPGA 的接口电路图 | 第84-85页 |
| 附录 C LVDS 输出电路 | 第85页 |