数字电路容错设计与研究
| 摘要 | 第1-6页 |
| ABSTRACT | 第6-7页 |
| 致谢 | 第7-12页 |
| 第一章 绪论 | 第12-17页 |
| ·电路容错技术的背景及意义 | 第12-14页 |
| ·研究背景 | 第12-13页 |
| ·研究现状 | 第13-14页 |
| ·研究内容、拟解决的关键问题及创新之处 | 第14-15页 |
| ·研究内容 | 第14-15页 |
| ·拟解决的关键问题 | 第15页 |
| ·本论文的创新之处 | 第15页 |
| ·论文结构安排 | 第15-17页 |
| 第二章 容软错误技术的相关概念 | 第17-24页 |
| ·软错误的产生 | 第17-19页 |
| ·沉积电荷的产生 | 第17-18页 |
| ·单事件翻转与单事件扰动 | 第18-19页 |
| ·相关数学模型 | 第19-20页 |
| ·单指数模型 | 第19页 |
| ·双指数模型 | 第19-20页 |
| ·UGC 模型 | 第20页 |
| ·软错误率的评估技术 | 第20-22页 |
| ·组合电路SER | 第21页 |
| ·时序电路SER | 第21-22页 |
| ·软错误的防护技术 | 第22-24页 |
| 第三章 单元级电路加固技术 | 第24-33页 |
| ·组合逻辑单元加固技术 | 第24-26页 |
| ·复制门法 | 第24页 |
| ·输出钳位电路法 | 第24-25页 |
| ·门尺寸重定法 | 第25-26页 |
| ·时序逻辑单元加固技术 | 第26-33页 |
| ·TMR-latch 结构 | 第27页 |
| ·SDT-latch 结构 | 第27-29页 |
| ·DF-DICE-latch 结构 | 第29-30页 |
| ·RHBD-latch 结构 | 第30-31页 |
| ·构造容错时序单元 | 第31-32页 |
| ·单元容错性能分析 | 第32-33页 |
| 第四章 电路级SER 的分析评估 | 第33-38页 |
| ·软错误率评估方案简介 | 第33-35页 |
| ·软错误率的计算 | 第33-34页 |
| ·软错误率评估方案 | 第34-35页 |
| ·软错误率评估工具BIFT 简介 | 第35-38页 |
| ·BFIT 原理 | 第35-36页 |
| ·BFIT 使用 | 第36-38页 |
| 第五章 电路级容软错误设计方案 | 第38-48页 |
| ·流水线电路的加固方案 | 第38-44页 |
| ·方案概述 | 第38-39页 |
| ·容错性能提升评估 | 第39-40页 |
| ·方案开销分析 | 第40-41页 |
| ·实验结果比较与分析 | 第41-44页 |
| ·基于BIFT 分析的电路选择性加固 | 第44-48页 |
| ·选择依据 | 第44页 |
| ·选择性加固策略 | 第44-45页 |
| ·实验结果 | 第45-48页 |
| 第六章 结束语 | 第48-50页 |
| ·全文总结 | 第48页 |
| ·对未来工作的展望 | 第48-50页 |
| 参考文献 | 第50-56页 |
| 攻读硕士学位期间发表的论文 | 第56-57页 |
