基于概率计算的FFT实现
| 摘要 | 第1-5页 |
| ABSTRACT | 第5-14页 |
| 第一章 绪论 | 第14-19页 |
| ·研究背景和研究现状 | 第14-15页 |
| ·概率计算在通信系统应用的可能性 | 第15-18页 |
| ·本文的主要内容与贡献 | 第18页 |
| ·本文组织结构 | 第18-19页 |
| 第二章 概率计算的基本原理 | 第19-31页 |
| ·概率计算的基本思想 | 第19-22页 |
| ·乘法器 | 第20-21页 |
| ·加法器/减法器 | 第21-22页 |
| ·概率计算在信号处理系统中的典型应用 | 第22-28页 |
| ·利用概率计算完成高速LDPC译码器设计 | 第22-24页 |
| ·利用概率计算完成FIR滤波器设计 | 第24-26页 |
| ·基于概率计算和PCMOS的可配置DSP平台设计 | 第26-27页 |
| ·面临的问题与挑战 | 第27-28页 |
| ·序列生成方法 | 第28-30页 |
| ·基于Gold码的序列生成 | 第29-30页 |
| ·基于交织器的序列生成 | 第30页 |
| ·本章小结 | 第30-31页 |
| 第三章 基于[0,1]映射的FFT设计 | 第31-57页 |
| ·算法设计 | 第31-32页 |
| ·结构设计 | 第32-34页 |
| ·基4-FFT | 第33页 |
| ·基8-FFT | 第33-34页 |
| ·基32-FFT | 第34页 |
| ·基于概率计算的基本模块设计 | 第34-50页 |
| ·基本模块测试方案 | 第34-35页 |
| ·数值域与序列的相互转化 | 第35-38页 |
| ·概率反相器设计 | 第38-42页 |
| ·概率乘法器设计 | 第42-45页 |
| ·带缩放的概率加法器设计 | 第45-47页 |
| ·不带缩放的概率加法器设计 | 第47-50页 |
| ·FFT测试及性能分析 | 第50-56页 |
| ·测试平台 | 第50-51页 |
| ·SNR测试与原因分析 | 第51-55页 |
| ·硬件开销与计算速率 | 第55-56页 |
| ·本章小结 | 第56-57页 |
| 第四章 基于[-1,1]映射的FFT设计 | 第57-78页 |
| ·基于概率计算的基本模块设计 | 第57-72页 |
| ·数值域与序列的相互转化 | 第57-60页 |
| ·概率反相器设计 | 第60-63页 |
| ·概率乘法器设计 | 第63-65页 |
| ·带缩放的概率加法器设计 | 第65-69页 |
| ·不带缩放的概率加法器设计 | 第69-72页 |
| ·FFT测试及性能分析 | 第72-77页 |
| ·测试平台 | 第72-73页 |
| ·SNR测试与原因分析 | 第73-76页 |
| ·硬件开销与计算速率 | 第76-77页 |
| ·本章小结 | 第77-78页 |
| 第五章 总结 | 第78-80页 |
| 致谢 | 第80-81页 |
| 参考文献 | 第81-85页 |
| 攻硕期间参加的主要科研项目 | 第85-86页 |
