| 摘要 | 第1-5页 |
| Abstract | 第5-8页 |
| 第1章 绪论 | 第8-17页 |
| ·课题背景 | 第8-9页 |
| ·视频编码标准 | 第9-10页 |
| ·视频转码技术 | 第10-13页 |
| ·码率控制算法 | 第13-15页 |
| ·本文研究内容 | 第15-17页 |
| 第2章 多路实时MPEG-2 码率缩减系统 | 第17-25页 |
| ·MPEG-2 系统层中的相关技术 | 第17-23页 |
| ·传输流的结构 | 第17-19页 |
| ·节目特定信息 | 第19-20页 |
| ·PES 头与PTS/DTS | 第20-21页 |
| ·PCR 与解码器中的系统时钟同步 | 第21-22页 |
| ·系统设备传输接口SPI 与ASI | 第22-23页 |
| ·多路实时MPEG-2 码率缩减系统概述 | 第23-24页 |
| ·本章小结 | 第24-25页 |
| 第3章 码率控制算法 | 第25-35页 |
| ·MPEG-2 码率控制算法 | 第25-28页 |
| ·MPEG-2 缓冲区校验模型 | 第28-29页 |
| ·改进的TM5 转码码率控制算法 | 第29-31页 |
| ·实验结果 | 第31-34页 |
| ·本章小结 | 第34-35页 |
| 第4章 加入码流分析的码率控制算法 | 第35-50页 |
| ·码流分析 | 第35-39页 |
| ·输入码流的分析 | 第35-36页 |
| ·MPEG-2 中的量化与反量化方法分析 | 第36-39页 |
| ·基于ρ域模型线性码率控制算法介绍 | 第39-40页 |
| ·加入码流分析的码率控制算法 | 第40-46页 |
| ·基于ρ域模型的转码码率控制算法 | 第40-44页 |
| ·复杂度可分级的快速码率控制算法 | 第44-46页 |
| ·对比测试结果 | 第46-49页 |
| ·本章小结 | 第49-50页 |
| 第5章 DSP 与FPGA 结合的32 路码率缩减系统 | 第50-71页 |
| ·方案分析 | 第50-51页 |
| ·使用芯片介绍 | 第51-55页 |
| ·数字信号处理器 | 第51-52页 |
| ·FPGA 简介 | 第52-53页 |
| ·Virtex-4 系列可编程逻辑芯片 | 第53-55页 |
| ·总体设计方案 | 第55-57页 |
| ·芯片选择 | 第55-57页 |
| ·功能模块划分 | 第57-59页 |
| ·系统启动流程 | 第59-60页 |
| ·DSP 与FPGA 详细功能设计 | 第60-63页 |
| ·数据结构详细设计 | 第63-68页 |
| ·FIFO 数据结构 | 第63-65页 |
| ·变长解码输出数据结构 | 第65-66页 |
| ·VLC 输出数据结构 | 第66-67页 |
| ·漂移误差数据存储结构 | 第67-68页 |
| ·功能验证模型 | 第68-70页 |
| ·本章小结 | 第70-71页 |
| 结论 | 第71-72页 |
| 参考文献 | 第72-77页 |
| 致谢 | 第77页 |