| 摘要 | 第1-5页 |
| Abstract | 第5-8页 |
| 第一章 绪论 | 第8-11页 |
| ·本课题研究背景 | 第8-9页 |
| ·本文的研究内容和主要工作 | 第9页 |
| ·论文的结构 | 第9-11页 |
| 第二章 Cache 及MMU 模块概述 | 第11-22页 |
| ·片上高速缓存Cache 概述 | 第11-17页 |
| ·Cache 的组成和原理 | 第11-12页 |
| ·Cache 的设计要素 | 第12-15页 |
| ·Tag/Data RAM 结构及其选择[9] | 第15-17页 |
| ·存储管理单元MMU 简介 | 第17-22页 |
| ·存储器访问的过程 | 第17-18页 |
| ·MMU 地址转换的过程 | 第18-22页 |
| 第三章 基于 ARM7TDMI 处理器的Cache 模块设计 | 第22-43页 |
| ·Cache 的设计要素和整体结构 | 第22-24页 |
| ·Tag SRAM 宏模块电路设计 | 第24-33页 |
| ·存储单元设计 | 第24-28页 |
| ·位线输入电路 | 第28页 |
| ·译码电路 | 第28-30页 |
| ·预充电/输出比较电路 | 第30-31页 |
| ·灵敏放大器电路 | 第31-33页 |
| ·Data SRAM 宏模块电路设计 | 第33-36页 |
| ·列译码电路 | 第34页 |
| ·读写控制电路 | 第34-36页 |
| ·SRAM 电路性能优化 | 第36-39页 |
| ·字线、位线性能模型 | 第36-38页 |
| ·存储体单元面积模型 | 第38页 |
| ·存储单元的优化和评估 | 第38-39页 |
| ·Cache 控制逻辑设计 | 第39-42页 |
| ·Cache 的工作状态 | 第39-40页 |
| ·Cache 的工作时序 | 第40-42页 |
| ·本章小节 | 第42-43页 |
| 第四章 基于 ARM7TDMI 处理器的MMU 模块设计 | 第43-56页 |
| ·TLB 设计 | 第43-49页 |
| ·TLB 设计参素和整体结构 | 第43-44页 |
| ·TLB 子电路实现 | 第44-49页 |
| ·写缓冲设计 | 第49-53页 |
| ·数据缓冲器 | 第49-52页 |
| ·地址缓冲器 | 第52-53页 |
| ·MMU 控制逻辑 | 第53-55页 |
| ·本章小结 | 第55-56页 |
| 第五章 仿真及测试 | 第56-64页 |
| ·模块仿真 | 第56-59页 |
| ·Garfield20 混合仿真环境 | 第56-57页 |
| ·功能仿真 | 第57-58页 |
| ·性能仿真 | 第58-59页 |
| ·模块测试 | 第59-64页 |
| ·基于Garfield20 的测试平台 | 第59-60页 |
| ·功能测试 | 第60页 |
| ·性能测试 | 第60-64页 |
| 第六章 总结和展望 | 第64-65页 |
| 致谢 | 第65-66页 |
| 参考文献 | 第66-68页 |
| 作者简介 | 第68页 |