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高性能浮点处理单元设计

第一章 绪论第1-10页
 1.1 背景、内容及意义第8页
 1.2 创新点第8-9页
 1.3 论文的组织结构第9-10页
第二章 浮点数基础和 IEEE754 标准第10-18页
 2.1 定点数与浮点数第10页
 2.2 IEEE 754 标准第10-15页
  2.2.1 IEEE 754 中浮点数的表示第11-12页
  2.2.2 特殊值与非规格化数第12-13页
  2.2.3 异常第13-14页
  2.2.4 舍入第14-15页
 2.3 浮点运算的基本流程第15-18页
第三章 部分压缩和重编码第18-29页
 3.1 背景知识第18-20页
  3.1.1 数的二进制表示:压缩格式和冗余格式第18页
  3.1.2 尾数范围、尾数值函数和窗口第18-19页
  3.1.3 进位重编码第19-20页
 3.2 部分压缩理论第20-22页
 3.3 进位重编码的统一和扩展第22-23页
 3.4 部分压缩和重编码在算术运算单元中的应用第23-29页
  3.4.1 部分压缩和重编码在舍入操作上的应用第23-24页
  3.4.2 部分压缩和重编码在先导零预判上的应用第24-28页
  3.4.3 部分压缩和重编码在计算冗余数乘法上的应用第28-29页
第四章 浮点加法器的设计第29-42页
 4.1 变量和参数的定义第29-30页
 4.2 改进的浮点加法器结构第30-38页
  4.2.1 R-Path 第一级流水线结构第31-33页
  4.2.2 R-Path 第二级流水线结构第33-34页
  4.2.3 N-Path 的结构第34-38页
 4.3 混合加法器的设计第38-41页
  4.3.1 超前进位加法器和 Brent-Kung 结构第38-40页
  4.3.2 混合加法器的结构第40-41页
 4.4 结论第41-42页
第五章 浮点 FMAF 的设计第42-60页
 5.1 浮点乘加器的结构第42-44页
 5.2 阵列乘法器第44-54页
  5.2.1 阵列乘法器的概念第44页
  5.2.2 布思算法和布思编码电路第44-49页
  5.2.3 华莱士树和4-2 压缩器第49-51页
  5.2.4 乘法器中规约树的拓扑结构第51-54页
 5.3 校准移位器设计第54-55页
  5.3.1 关于尾数乘加的说明第54页
  5.3.2 校准移位器的实现第54-55页
 5.4 规格化和 LZA 单元第55-58页
 5.5 符号判断单元设计第58-59页
 5.6 舍入单元第59-60页
第六章 浮点除法器的设计第60-69页
 6.1 SRT算法第60-61页
 6.2 基于乘法的函数逼近算法第61-64页
  6.2.1 Newton-Raphson 算法第61-63页
  6.2.2 Talyor 级数展开算法第63页
  6.2.3 Newton-Raphson 与Talyor 级数的等价性第63-64页
 6.3 一种浮点除法器的体系结构第64-66页
  6.3.1 查找表(LookUp Table)第64-65页
  6.3.2 (1-bX )、 (1-bX)2 和(1-bX)~3 的计算第65-66页
 6.4 改进的除法器的体系结构第66-68页
  6.4.1 冗余数乘法器第66-67页
  6.4.2 优化的浮点数除法器的最终结构第67-68页
 6.5 结论第68-69页
第七章 总结与展望第69-71页
 7.1 总结第69页
 7.2 存在的问题和今后工作的展望第69-71页
参考文献第71-75页
发表论文和科研情况第75-76页
致谢第76页

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