| 摘要 | 第1-5页 |
| ABSTRACT | 第5-9页 |
| 第一章 绪论 | 第9-13页 |
| ·锁相技术发展历史 | 第9-10页 |
| ·研究背景 | 第10-11页 |
| ·本文介绍的内容 | 第11-12页 |
| ·本文的重点和难点 | 第12-13页 |
| 第二章 模拟集成电路的电路和版图设计流程 | 第13-19页 |
| ·模拟集成电路设计的仿真工具 | 第13-16页 |
| ·Spectre 的仿真类型 | 第13-15页 |
| ·Spectre 的元器件模型 | 第15页 |
| ·Cadence 环境下模拟集成电路的仿真设计流程 | 第15-16页 |
| ·模拟集成电路的版图设计和物理验证 | 第16-19页 |
| ·版图的整体布局 | 第16-17页 |
| ·绘制单元版图及互连时的注意事项 | 第17页 |
| ·物理验证 | 第17-19页 |
| ·几何规则检查 | 第18页 |
| ·网表一致性检查 | 第18页 |
| ·说明 | 第18-19页 |
| 第三章 PLL,DLL 原理以及 PLL 与 DLL 的比较 | 第19-35页 |
| ·PLL 锁相环 | 第19-25页 |
| ·PLL 原理 | 第19-22页 |
| ·锁相环的线性模型 | 第22-23页 |
| ·PLL 的特点和应用 | 第23-25页 |
| ·DLL 延迟锁相环 | 第25-30页 |
| ·简化DLL 的原理与基本框图 | 第25-26页 |
| ·数字DLL 与模拟DLL | 第26-28页 |
| ·开环 DLL 和闭环 DLL | 第28-30页 |
| ·PLL 与DLL 的比较 | 第30-35页 |
| 第四章 DLL 的电路设计 | 第35-60页 |
| ·概述 | 第35-36页 |
| ·鉴相器 | 第36-41页 |
| ·各种鉴相器的比较 | 第36-37页 |
| ·鉴相器技术指标 | 第37页 |
| ·鉴相器 | 第37-40页 |
| ·鉴相器电路结构与工作原理 | 第37-38页 |
| ·鉴相器的的仿真 | 第38-40页 |
| ·结论 | 第40-41页 |
| ·延迟单元 | 第41-54页 |
| ·延迟单元种类 | 第41-42页 |
| ·延迟单元的设计 | 第42-43页 |
| ·延迟单元的改进设计 | 第43-45页 |
| ·时钟延迟测量电路的设计 | 第45-47页 |
| ·延迟补偿调整电路的设计 | 第47-48页 |
| ·延迟单元造成干扰的噪声的来源和抑制 | 第48-51页 |
| ·延时单元的仿真 | 第51-53页 |
| ·结论 | 第53-54页 |
| ·控制逻辑的设计 | 第54-57页 |
| ·电路结构与工作原理 | 第54-56页 |
| ·控制器的仿真 | 第56-57页 |
| ·可调延迟线的设计 | 第57-60页 |
| ·电路结构与工作原理 | 第57-58页 |
| ·延迟线的线性度问题 | 第58页 |
| ·延迟线的稳定性问题 | 第58-60页 |
| 第五章 全局仿真及存在的问题 | 第60-67页 |
| ·全局仿真 | 第60-63页 |
| ·仿真存在的问题 | 第63-64页 |
| ·输出时钟周期容限、抖动特性、相位偏差 | 第63页 |
| ·误锁与跳周 | 第63-64页 |
| ·DLL 系统分析 | 第64-67页 |
| 第六章 版图 | 第67-70页 |
| ·版图设计因素 | 第67-68页 |
| ·Latch-up 效应 | 第67页 |
| ·CMOS 工艺相关规则 | 第67-68页 |
| ·其他因素 | 第68-70页 |
| 第七章 总结与展望 | 第70-72页 |
| 致谢 | 第72-73页 |
| 参考文献 | 第73-75页 |