CMOS忆阻器混合逻辑门及其在数字电路设计中的应用
| 摘要 | 第5-6页 |
| Abstract | 第6-7页 |
| 第1章 绪论 | 第12-21页 |
| 1.1 课题的研宄背景及意义 | 第12-15页 |
| 1.2 忆阻器逻辑设计的研宄现状 | 第15-19页 |
| 1.2.1 国外研宄现状 | 第15-17页 |
| 1.2.2 国内研究现状 | 第17-19页 |
| 1.3 本文研宄内容与组织结构 | 第19-21页 |
| 1.3.1 本文研究的主要内容 | 第19页 |
| 1.3.2 文章组织结构 | 第19-21页 |
| 第2章 忆阻器模型及MRL逻辑原理概述 | 第21-28页 |
| 2.1 忆阻器模型 | 第21-26页 |
| 2.2 MRL逻辑原理概述 | 第26-27页 |
| 2.3 小结 | 第27-28页 |
| 第3章 新型多输入基本逻辑门设计 | 第28-38页 |
| 3.1 与系列基本逻辑门设计 | 第28-33页 |
| 3.1.1 与系列基本逻辑的结构 | 第28-29页 |
| 3.1.2 忆阻器阻值态的动态分析 | 第29-30页 |
| 3.1.3 实验仿真 | 第30-33页 |
| 3.2 多输入基本逻辑门的设计约束条件 | 第33-34页 |
| 3.3 或系列基本逻辑门设计 | 第34-36页 |
| 3.4 MOS管的使用情况分析 | 第36页 |
| 3.5 小结 | 第36-38页 |
| 第4章 新型复合逻辑门设计 | 第38-48页 |
| 4.1 异或、同或逻辑门设计 | 第38-40页 |
| 4.2 复合逻辑门的设计准则 | 第40页 |
| 4.3 AOI系列复合逻辑门设计 | 第40-44页 |
| 4.4 OAI系列复合逻辑门设计 | 第44-46页 |
| 4.5 MOS管的使用情况分析 | 第46-47页 |
| 4.6 小结 | 第47-48页 |
| 第5章 基于新型逻辑门的组合电路设计 | 第48-57页 |
| 5.1 基于新型逻辑门的2-4译码器实现 | 第48-50页 |
| 5.1.1 新型译码器结构设计 | 第49页 |
| 5.1.2 仿真实验结果分析 | 第49-50页 |
| 5.2 新型逻辑门与工艺库的融合 | 第50-54页 |
| 5.2.1 新型逻辑门结构的面积组成分析 | 第50-51页 |
| 5.2.2 单个新型逻辑门的器件总面积 | 第51-54页 |
| 5.3 逻辑综合实验 | 第54-56页 |
| 5.4 小结 | 第56-57页 |
| 第6章 基于忆阻器的时序电路设计 | 第57-61页 |
| 6.1 新型D触发器设计 | 第57-59页 |
| 6.2 新型D触发器的应用及其性能分析 | 第59-60页 |
| 6.3 小结 | 第60-61页 |
| 结论 | 第61-63页 |
| 参考文献 | 第63-68页 |
| 附录A 攻读硕士学位期间发表的论文和参加的项目 | 第68-69页 |
| 致谢 | 第69页 |
