| 摘要 | 第3-4页 |
| Abstract | 第4页 |
| 第一章 绪论 | 第7-11页 |
| 1.1 数字集成电路的设计流程 | 第7-8页 |
| 1.2 ASIC物理设计 | 第8-9页 |
| 1.3 后端设计的研究现状 | 第9-10页 |
| 1.4 本文主要工作与论文结构 | 第10-11页 |
| 第二章 数字后端设计中的时序计算与优化 | 第11-15页 |
| 2.1 互连线延迟计算模型 | 第11-14页 |
| 2.2 时序优化 | 第14页 |
| 2.3 本章小结 | 第14-15页 |
| 第三章 DDS芯片的物理设计 | 第15-55页 |
| 3.1 DDS芯片简介 | 第15-16页 |
| 3.2 工具简介 | 第16-17页 |
| 3.2.1 Encounter简介 | 第16页 |
| 3.2.2 PrimeTime简介 | 第16-17页 |
| 3.3 数据准备 | 第17-22页 |
| 3.3.1 LEF文件 | 第17-18页 |
| 3.3.2 Liberty文件 | 第18页 |
| 3.3.3 SDC文件 | 第18-19页 |
| 3.3.4 寄生参数提取相关文件 | 第19-20页 |
| 3.3.5 CDB文件 | 第20页 |
| 3.3.6 View文件 | 第20-22页 |
| 3.4 导入设计 | 第22-24页 |
| 3.5 布图规划 | 第24-28页 |
| 3.5.1 初始设置 | 第25-26页 |
| 3.5.2 宏单元的摆放 | 第26-28页 |
| 3.6 电源网络规划 | 第28-32页 |
| 3.6.1 全局电源 | 第29页 |
| 3.6.2 电源环线 | 第29-30页 |
| 3.6.3 电源条线 | 第30-32页 |
| 3.7 标准单元布局 | 第32-41页 |
| 3.7.1 添加TAP单元 | 第33-34页 |
| 3.7.2 扫描链的处理 | 第34-35页 |
| 3.7.3 布局阻挡层(Placement Blockage)的设置 | 第35页 |
| 3.7.4 布局模式(Placement Mode)的设置 | 第35-36页 |
| 3.7.5 标准单元的布局 | 第36-37页 |
| 3.7.6 实验布线(Trial Route) | 第37-38页 |
| 3.7.7 拥塞(Congestion)分析 | 第38-39页 |
| 3.7.8 时序(Timing)分析和优化 | 第39-41页 |
| 3.8 时钟树综合 | 第41-48页 |
| 3.8.1 时钟树基本概念 | 第41-44页 |
| 3.8.2 时钟树综合的流程 | 第44-48页 |
| 3.9 布线 | 第48-52页 |
| 3.9.1 全局布线(Global Routing) | 第48-49页 |
| 3.9.2 详细布线(Detail Routing) | 第49页 |
| 3.9.3 Encounter布线流程 | 第49-52页 |
| 3.10 功耗分析 | 第52-53页 |
| 3.11 本章小结 | 第53-55页 |
| 第四章 DDS芯片的物理验证 | 第55-61页 |
| 4.1 设计规则检查(DRC) | 第55-57页 |
| 4.1.1 DRC之前的准备工作 | 第56-57页 |
| 4.1.2 使用Calibre运行DRC | 第57页 |
| 4.2 电路规则检查(LVS) | 第57-59页 |
| 4.2.1 使用Calibre运行LVS | 第58-59页 |
| 4.3 本章小结 | 第59-61页 |
| 第五章 时序验证 | 第61-67页 |
| 5.1 时序基本概念 | 第61-64页 |
| 5.1.1 时序路径和分组 | 第61-62页 |
| 5.1.2 时序分析的建立和保持 | 第62-64页 |
| 5.2 使用PrimeTime进行时序分析 | 第64-67页 |
| 5.2.1 准备文件 | 第64-65页 |
| 5.2.2 具体流程 | 第65-67页 |
| 第六章 总结与展望 | 第67-69页 |
| 致谢 | 第69-71页 |
| 参考文献 | 第71-75页 |
| 研究成果 | 第75页 |
