穿墙成像雷达数字处理技术研究
| 摘要 | 第10-11页 |
| ABSTRACT | 第11页 |
| 第一章 绪论 | 第12-18页 |
| 1.1 课题研究背景及意义 | 第12-13页 |
| 1.2 国内外研究现状 | 第13-16页 |
| 1.2.1 穿墙成像雷达研究现状 | 第13-14页 |
| 1.2.2 数字处理技术研究现状 | 第14-16页 |
| 1.3 本文主要工作及内容安排 | 第16-18页 |
| 第二章 穿墙成像雷达数字处理机 | 第18-39页 |
| 2.1 引言 | 第18页 |
| 2.2 穿墙成像雷达系统基本原理 | 第18-22页 |
| 2.2.1 穿墙成像雷达工作频段 | 第18-20页 |
| 2.2.2 穿墙成像雷达信号体制 | 第20-21页 |
| 2.2.3 穿墙成像雷达天线体制 | 第21-22页 |
| 2.3 穿墙成像雷达系统分析 | 第22-24页 |
| 2.4 穿墙成像雷达信号处理任务 | 第24-32页 |
| 2.4.1 算法流程设计 | 第24-29页 |
| 2.4.2 数据量分析 | 第29-30页 |
| 2.4.3 运算量分析 | 第30-32页 |
| 2.5 数字处理机方案设计 | 第32-38页 |
| 2.5.1 数字处理机需求分析 | 第32-33页 |
| 2.5.2 DSP芯片选型 | 第33-35页 |
| 2.5.3 FPGA芯片选型 | 第35-36页 |
| 2.5.4 数字处理机结构组成 | 第36-37页 |
| 2.5.5 数字处理机功能模块组成 | 第37-38页 |
| 2.6 本章小结 | 第38-39页 |
| 第三章 基于FPGA的采集控制软件设计 | 第39-56页 |
| 3.1 引言 | 第39页 |
| 3.2 FPGA资源介绍 | 第39-40页 |
| 3.3 FPGA采集模块设计 | 第40-46页 |
| 3.3.1 A/D芯片介绍 | 第40-43页 |
| 3.3.2 A/D采样时序 | 第43-44页 |
| 3.3.3 A/D接口配置 | 第44-46页 |
| 3.4 收发系统扫频设计 | 第46-51页 |
| 3.4.1 传统步进频扫频方法 | 第47-48页 |
| 3.4.2 快速步进频扫频方法 | 第48-51页 |
| 3.5 高速串行接口模块设计 | 第51-55页 |
| 3.5.1 SRIO技术介绍 | 第51-53页 |
| 3.5.2 FPGA端SRIO实现 | 第53-54页 |
| 3.5.3 DSP端SRIO实现 | 第54-55页 |
| 3.6 本章小结 | 第55-56页 |
| 第四章 多核并行处理调度设计和实现 | 第56-71页 |
| 4.1 引言 | 第56页 |
| 4.2 多核DSP并行机制、资源 | 第56-58页 |
| 4.3 内存分配 | 第58-60页 |
| 4.4 流程处理时间测试 | 第60页 |
| 4.5 任务管理 | 第60-65页 |
| 4.5.1 并行处理模型 | 第61页 |
| 4.5.2 任务分割与分配 | 第61-65页 |
| 4.6 核间通信设计 | 第65-67页 |
| 4.6.1 数据通信 | 第65页 |
| 4.6.2 状态通信 | 第65-67页 |
| 4.7 试验结果分析 | 第67-70页 |
| 4.7.1 试验目的 | 第67页 |
| 4.7.2 试验场景 | 第67-68页 |
| 4.7.3 试验内容 | 第68-70页 |
| 4.7.4 结论 | 第70页 |
| 4.8 本章小结 | 第70-71页 |
| 第五章 结束语 | 第71-73页 |
| 5.1 本文工作总结 | 第71-72页 |
| 5.2 未来工作展望 | 第72-73页 |
| 致谢 | 第73-74页 |
| 参考文献 | 第74-78页 |
| 作者在学期间取得的学术成果 | 第78页 |
