应用于全数字锁相环的时间数字转换器研究与设计
| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 符号对照表 | 第12-13页 |
| 缩略语对照表 | 第13-16页 |
| 第一章 绪论 | 第16-20页 |
| 1.1 论文背景及意义 | 第16-17页 |
| 1.2 国内外研究现状 | 第17-18页 |
| 1.3 本论文的主要贡献 | 第18-19页 |
| 1.4 本论文结构安排 | 第19-20页 |
| 第二章 时间数字转换器理论基础 | 第20-36页 |
| 2.1 时间数字转换工作原理 | 第20-23页 |
| 2.2 时间数字转换器性能参数 | 第23-25页 |
| 2.2.1 分辨率 | 第23-24页 |
| 2.2.2 可测动态范围 | 第24页 |
| 2.2.3 线性度 | 第24页 |
| 2.2.4 功耗 | 第24-25页 |
| 2.2.5 量化误差 | 第25页 |
| 2.3 TDC在ADPLL中的作用及影响 | 第25-29页 |
| 2.4 时间数字转换器主要分类 | 第29-34页 |
| 2.4.1 基于延迟链结构的时间数字转换器 | 第29-30页 |
| 2.4.2 基于ADC的时间数字转换器 | 第30-31页 |
| 2.4.3 高性能时间数字转换器 | 第31-34页 |
| 2.5 本章小结 | 第34-36页 |
| 第三章 粗细两级量化的时间数字转换器 | 第36-60页 |
| 3.1 粗细两级量化TDC结构 | 第36-39页 |
| 3.1.1 粗量化单元结构 | 第37-38页 |
| 3.1.2 细量化单元结构 | 第38-39页 |
| 3.2 电路设计与仿真 | 第39-53页 |
| 3.2.1 D触发器设计 | 第39-41页 |
| 3.2.2 解码器电路结构 | 第41-43页 |
| 3.2.3 时间间隔放大器设计 | 第43-48页 |
| 3.2.4 单位时间比较电路 | 第48-50页 |
| 3.2.5 高性能相位检测器 | 第50-51页 |
| 3.2.6 数字自校准单元 | 第51-53页 |
| 3.3 结果分析 | 第53-58页 |
| 3.4 本章小结 | 第58-60页 |
| 第四章 数字可综合的时间数字转换器 | 第60-78页 |
| 4.1 随机插值型TDC结构 | 第60-63页 |
| 4.2 行为级电路设计与仿真 | 第63-73页 |
| 4.3 管级电路设计与仿真 | 第73-75页 |
| 4.4 电路改进 | 第75-76页 |
| 4.5 本章小结 | 第76-78页 |
| 第五章 总结与展望 | 第78-80页 |
| 5.1 工作总结 | 第78-79页 |
| 5.2 展望 | 第79-80页 |
| 参考文献 | 第80-84页 |
| 致谢 | 第84-86页 |
| 作者简介 | 第86-87页 |
