基于FPGA进位链的时间数字转换器设计
| 摘要 | 第3-5页 |
| abstract | 第5-6页 |
| 第1章 绪论 | 第9-14页 |
| 1.1 研究背景和意义 | 第9-10页 |
| 1.2 国内外研究现状 | 第10-12页 |
| 1.3 论文主要工作和章节安排 | 第12-14页 |
| 1.3.1 论文主要工作 | 第12-13页 |
| 1.3.2 论文章节安排 | 第13-14页 |
| 第2章 时间数字转换器电路的原理和设计方法 | 第14-25页 |
| 2.1 时间数字转换器的基本原理 | 第14页 |
| 2.2 时间数字转换器设计方法 | 第14-22页 |
| 2.2.1 直接计数法 | 第14-15页 |
| 2.2.2 时间扩展法 | 第15-16页 |
| 2.2.3 时间-幅度转换法 | 第16-17页 |
| 2.2.4 游标法 | 第17-18页 |
| 2.2.5 多相位时钟采样法 | 第18-19页 |
| 2.2.6 抽头延迟链法 | 第19-21页 |
| 2.2.7 差分延迟链法 | 第21-22页 |
| 2.3 多链平均测量 | 第22-23页 |
| 2.4 不同设计方法比较 | 第23-24页 |
| 2.5 本章小结 | 第24-25页 |
| 第3章 基于FPGA的时间数字转换器设计 | 第25-56页 |
| 3.1 可编程逻辑器件概述 | 第25-26页 |
| 3.2 Virtex-5芯片内部资源 | 第26-30页 |
| 3.3 TDC系统总体设计方案 | 第30-32页 |
| 3.4 时钟管理与复位信号设计 | 第32-33页 |
| 3.5 “粗”计数模块设计 | 第33-35页 |
| 3.6 “细”测量模块设计 | 第35-52页 |
| 3.6.1 抽头延迟链设计 | 第35-40页 |
| 3.6.2 编码电路设计 | 第40-45页 |
| 3.6.3 校准电路设计 | 第45-52页 |
| 3.7 多链平均测量设计 | 第52-54页 |
| 3.8 数据存储与串口通信模块设计 | 第54-55页 |
| 3.9 本章小结 | 第55-56页 |
| 第4章 TDC系统测试与性能分析 | 第56-70页 |
| 4.1 测试平台 | 第56-57页 |
| 4.2 码密度测试 | 第57-66页 |
| 4.2.1 分辨率(LSB) | 第57-61页 |
| 4.2.2 非线性(NL) | 第61-66页 |
| 4.3 精度(RMS)测试 | 第66-68页 |
| 4.4 误差分析 | 第68-69页 |
| 4.5 总结 | 第69-70页 |
| 第5章 总结与展望 | 第70-72页 |
| 5.1 总结 | 第70-71页 |
| 5.2 展望 | 第71-72页 |
| 参考文献 | 第72-76页 |
| 致谢 | 第76-77页 |
| 攻读硕士学位期间从事的科研工作及取得的成果 | 第77页 |
