高性能可编程逻辑单元电路的设计与实现
| 摘要 | 第2-3页 |
| Abstract | 第3页 |
| 目录 | 第4-6页 |
| 插图目录 | 第6-8页 |
| 表格目录 | 第8-9页 |
| 第1章 引言 | 第9-12页 |
| 1.1 FPGA概述 | 第9-10页 |
| 1.2 工作内容 | 第10页 |
| 1.3 论文组织 | 第10-12页 |
| 第2章 技术背景 | 第12-24页 |
| 2.1 FPGA硬件架构 | 第12-16页 |
| 2.1.1 FPGA常见结构 | 第12-15页 |
| 2.1.2 FDP-Ⅲ结构介绍 | 第15-16页 |
| 2.2 FPGA软件设计流程 | 第16-17页 |
| 2.3 FPGA新应用介绍 | 第17-20页 |
| 2.3.1 动态可重构的FPGA | 第17-18页 |
| 2.3.2 可进化的FPGA | 第18-19页 |
| 2.3.3 低功耗的FPGA | 第19-20页 |
| 2.4 FPGA内可编程逻辑单元 | 第20-23页 |
| 2.5 本章小结 | 第23-24页 |
| 第3章 可编程逻辑单元电路的设计与实现 | 第24-52页 |
| 3.1 FDP2009-2可编程逻辑单元的架构 | 第24-26页 |
| 3.2 SLICE电路的接口 | 第26-28页 |
| 3.3 SLICE内部电路及功能实现 | 第28-37页 |
| 3.3.1 查找表(LUT)功能 | 第29页 |
| 3.3.2 多路选择器(MUX) | 第29-30页 |
| 3.3.3 快速进位链逻辑 | 第30-31页 |
| 3.3.4 最小项和(SOP)逻辑 | 第31-32页 |
| 3.3.5 锁存器/触发器功能 | 第32-34页 |
| 3.3.6 移位寄存器 | 第34-35页 |
| 3.3.7 分布式RAM | 第35-36页 |
| 3.3.8 ROM | 第36-37页 |
| 3.3.9 总结 | 第37页 |
| 3.4 高性能单元电路的设计实现 | 第37-51页 |
| 3.4.1 LUT的结构设计 | 第37-40页 |
| 3.4.1.1 SRAM单元的设计 | 第37-38页 |
| 3.4.1.2 LUT内时序单元的设计 | 第38-40页 |
| 3.4.2 脉冲发生电路的设计 | 第40-43页 |
| 3.4.2.1 延迟型脉冲发生电路 | 第40-41页 |
| 3.4.2.2 反馈型脉冲发生电路 | 第41-43页 |
| 3.4.3 触发器单元电路的设计 | 第43-49页 |
| 3.4.3.1 高效配置的D触发器电路 | 第43-47页 |
| 3.4.3.2 抓捕与写回功能的硬件实现 | 第47-49页 |
| 3.4.4 CLB中的低功耗设计总结 | 第49-51页 |
| 3.5 本章小结 | 第51-52页 |
| 第4章 可编程逻辑单元电路的仿真及分析 | 第52-61页 |
| 4.1 仿真模型 | 第52页 |
| 4.2 功能仿真结果 | 第52-58页 |
| 4.2.1 LUT仿真 | 第52-53页 |
| 4.2.2 触发器单元仿真 | 第53-54页 |
| 4.2.3 分布式RAM仿真 | 第54-55页 |
| 4.2.4 移位寄存器仿真 | 第55页 |
| 4.2.5 进位链仿真 | 第55-56页 |
| 4.2.6 SOP仿真 | 第56-58页 |
| 4.3 性能仿真结果 | 第58页 |
| 4.4 后仿结果及比较 | 第58-60页 |
| 4.5 本章小结 | 第60-61页 |
| 第5章 电路的版图设计 | 第61-64页 |
| 5.1 版图设计方法 | 第61-62页 |
| 5.2 可编程逻辑单元电路的版图布局 | 第62-63页 |
| 5.3 本章小结 | 第63-64页 |
| 第6章 总结和展望 | 第64-66页 |
| 6.1 全文总结 | 第64-65页 |
| 6.2 今后工作展望 | 第65-66页 |
| 参考文献 | 第66-69页 |
| 致谢 | 第69-71页 |
