| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第1章 绪论 | 第9-20页 |
| 1.1 课题背景及研究意义 | 第9-11页 |
| 1.2 国内外研究现状 | 第11-18页 |
| 1.2.1 处理器验证技术总体研究现状 | 第11-15页 |
| 1.2.2 UVM验证方法学的发展与特点 | 第15-17页 |
| 1.2.3 神经网络的划分与研究现状 | 第17-18页 |
| 1.3 课题主要研究内容 | 第18-19页 |
| 1.4 论文结构 | 第19-20页 |
| 第2章 SPARC V8 ISA验证技术 | 第20-29页 |
| 2.1 SPARC V8 ISA架构 | 第20-22页 |
| 2.1.1 SPARC V8处理器架构特点 | 第20-21页 |
| 2.1.2 SPARC V8模型硬件设计要素 | 第21-22页 |
| 2.2 基于功能点的处理器与总线接口验证策略 | 第22-24页 |
| 2.2.1 验证模型分析与技术选择 | 第22-23页 |
| 2.2.2 功能点的提取流程与评估指标的确立 | 第23-24页 |
| 2.3 基于UVM验证平台的总线接口验证技术 | 第24-27页 |
| 2.3.1 搭建UVM验证平台采用的关键机制 | 第24-26页 |
| 2.3.2 基于DPI机制的混合仿真接口技术 | 第26-27页 |
| 2.4 基于动态神经网络的激励生成技术 | 第27-28页 |
| 2.5 本章小结 | 第28-29页 |
| 第3章 总线接口的功能验证 | 第29-49页 |
| 3.1 总线接口模型结构分析 | 第29-31页 |
| 3.2 总线接口的功能点提取 | 第31-35页 |
| 3.2.1 总线接口模型的验证特性 | 第31-33页 |
| 3.2.2 指令精确模型功能点提取 | 第33-34页 |
| 3.2.3 周期精确模型功能点提取 | 第34-35页 |
| 3.2.4 时序精确模型功能点提取 | 第35页 |
| 3.3 总线接口验证平台的搭建 | 第35-38页 |
| 3.3.1 输入代理 | 第36-38页 |
| 3.3.2 覆盖率收集模块 | 第38页 |
| 3.3.3 计分板 | 第38页 |
| 3.4 基于DPI的混合仿真技术实现 | 第38-44页 |
| 3.4.1 基于DPI的混合仿真接口结构 | 第38-40页 |
| 3.4.2 System Verilog端接口设计 | 第40-41页 |
| 3.4.3 System C端接口设计 | 第41-42页 |
| 3.4.4 性能评估策略与结果 | 第42-44页 |
| 3.5 平台配置与验证结果 | 第44-48页 |
| 3.6 本章小结 | 第48-49页 |
| 第4章 SPARV V8 ISA处理器模型功能验证 | 第49-64页 |
| 4.1 处理器模型指令分析与验证策略 | 第49-51页 |
| 4.1.1 模型指令分析 | 第49-50页 |
| 4.1.2 模型验证策略 | 第50-51页 |
| 4.2 处理器模型功能验证结果 | 第51-56页 |
| 4.2.1 单条指令验证结果 | 第51-53页 |
| 4.2.2 组合指令验证结果 | 第53-54页 |
| 4.2.3 随机指令验证结果 | 第54页 |
| 4.2.4 程序集验证结果 | 第54-56页 |
| 4.3 基于动态神经网络的激励生成技术实现 | 第56-60页 |
| 4.3.1 激励生成神经网络的选择与结构 | 第56-59页 |
| 4.3.2 样本量化策略 | 第59-60页 |
| 4.3.3 训练算法的选择 | 第60页 |
| 4.4 动态神经网络激励生成性能评估 | 第60-63页 |
| 4.5 本章小结 | 第63-64页 |
| 结论 | 第64-65页 |
| 参考文献 | 第65-69页 |
| 攻读硕士学位期间发表的论文及其它成果 | 第69-71页 |
| 致谢 | 第71页 |