| 摘要 | 第6-7页 |
| Abstract | 第7页 |
| 第1章 绪论 | 第11-17页 |
| 1.1 PLC的由来和定义 | 第11页 |
| 1.1.1 PLC的由来 | 第11页 |
| 1.1.2 PLC的定义 | 第11页 |
| 1.2 PLC的发展概况和发展趋势 | 第11-14页 |
| 1.2.1 PLC的发展概况 | 第11-12页 |
| 1.2.2 PLC的发展趋势 | 第12-14页 |
| 1.3 PLC处理器及其应用情况 | 第14-15页 |
| 1.4 课题的研究现状 | 第15页 |
| 1.5 课题的研究目的和意义 | 第15页 |
| 1.6 本文研究的主要内容 | 第15-16页 |
| 1.7 论文章节结构 | 第16-17页 |
| 第2章 华P语言 | 第17-22页 |
| 2.1 华P语言简介 | 第17-18页 |
| 2.2 华P语言与PLC编程语言的对比 | 第18-19页 |
| 2.3 高效率指令与EISC理念 | 第19-22页 |
| 2.3.1 主流体系结构及架构类别 | 第19-20页 |
| 2.3.2 高效率指令 | 第20-21页 |
| 2.3.3 EISC理念 | 第21-22页 |
| 第3章 华P处理器指令系统的设计 | 第22-32页 |
| 3.1 指令集的发展与设计背景 | 第22-24页 |
| 3.2 指令寻址方式 | 第24页 |
| 3.3 基于华P语句的华P指令集 | 第24-26页 |
| 3.4 华P指令 | 第26-30页 |
| 3.4.1 通用指令的设计 | 第26-27页 |
| 3.4.2 高效率指令的设计 | 第27-30页 |
| 3.5 指令表（机器码表） | 第30-32页 |
| 第4章 华P处理器的实现 | 第32-61页 |
| 4.1 Verilog HDL硬件描述语言 | 第32-35页 |
| 4.1.1 Verilog HDL简介 | 第32-33页 |
| 4.1.2 采用Verilog HDL设计复杂数字电路的优点 | 第33-35页 |
| 4.2 编程实现开发环境Quartus II介绍 | 第35-36页 |
| 4.2.1 Quartus II介绍 | 第35-36页 |
| 4.2.2 Quartus II设计流程 | 第36页 |
| 4.3 状态机 | 第36-40页 |
| 4.3.1 一主多从状态机控制方式 | 第37-39页 |
| 4.3.2 存储器 | 第39-40页 |
| 4.4 华P处理器的特殊功能寄存器 | 第40-42页 |
| 4.4.1 定时计数器 | 第40-41页 |
| 4.4.2 中断系统 | 第41页 |
| 4.4.3 程序计数器PC | 第41-42页 |
| 4.4.4 堆栈指针SP | 第42页 |
| 4.4.5 数据指针DP | 第42页 |
| 4.4.6 程序状态字PSW | 第42页 |
| 4.5 华P处理器指令的实现 | 第42-61页 |
| 4.5.1 通用指令的实现 | 第42-45页 |
| 4.5.2 高效率指令的实现 | 第45-58页 |
| 4.5.3 特殊功能的实现 | 第58-61页 |
| 第5章 仿真分析 | 第61-72页 |
| 5.1 FPGA的介绍 | 第61-64页 |
| 5.1.1 FPGA的发展 | 第61页 |
| 5.1.2 FPGA内部结构 | 第61页 |
| 5.1.3 FPGA设计流程 | 第61-64页 |
| 5.2 仿真工具Modelsim SE简介 | 第64-65页 |
| 5.3 华P指令集的仿真分析 | 第65-72页 |
| 5.3.1 传统指令的仿真分析 | 第65-66页 |
| 5.3.2 ACTAB指令的仿真分析 | 第66-68页 |
| 5.3.3 JPTAB指令的仿真分析 | 第68-70页 |
| 5.3.4 定时器的仿真分析 | 第70-72页 |
| 结论 | 第72-73页 |
| 参考文献 | 第73-75页 |
| 攻读硕士学位期间发表的论文和取得的科研成果 | 第75-76页 |
| 致谢 | 第76-77页 |