| 摘要 | 第1-4页 |
| Abstract | 第4-6页 |
| 第一章 绪论 | 第6-12页 |
| ·Turbo码的发展与研究现状 | 第6-8页 |
| ·LDPC码的发展与研究现状 | 第8-10页 |
| ·Turbo码和LDPC码的不足 | 第10页 |
| ·本文内容安排 | 第10-12页 |
| 第二章 多维交叉并行级联单奇偶校验码 | 第12-26页 |
| ·多维交叉并行级联单奇偶校验(M-CPC-SPC)码 | 第12-13页 |
| ·M-CPC-SPC码的编码结构 | 第12-13页 |
| ·M-CPC-SPC码的译码结构 | 第13页 |
| ·多维累加交叉并行级联单奇偶校验码 | 第13-18页 |
| ·多维累加交叉并行级联单奇偶校验码的编码结构 | 第13-15页 |
| ·M-ACPC-SPC码的译码算法 | 第15-18页 |
| ·非规则交叉结构的非系统M-CPC-SPC码 | 第18-26页 |
| ·IRNS-M-CPC-SPC码编码结构 | 第19-21页 |
| ·IRNS-M-CPC-SPC码的译码算法 | 第21-23页 |
| ·IRNS-M-CPC-SPC码的性能仿真 | 第23-26页 |
| 第三章 IRNS-M-CPC-SPC码与累加器构造级联码 | 第26-36页 |
| ·IRNS-M-CPC-SPC 码与累加器构造级联码 | 第26-29页 |
| ·CPA码简介 | 第26-27页 |
| ·GCPA码的编码结构 | 第27页 |
| ·GCPA码的译码算法 | 第27-29页 |
| ·GCPA码的EXIT设计 | 第29-31页 |
| ·GCPA码的性能仿真 | 第31-36页 |
| 第四章 二维M-ACPC-SPC码译码器的FPGA实现 | 第36-48页 |
| ·译码算法的近似性能分析和交织器设计 | 第36-39页 |
| ·译码器的FPGA整体设计 | 第39-42页 |
| ·译码器的局部模块设计 | 第42-45页 |
| ·二维M-ACPC-SPC码译码器的FPGA实现和仿真结果 | 第45-48页 |
| 第五章 结束语 | 第48-50页 |
| 致谢 | 第50-52页 |
| 参考文献 | 第52-54页 |
| 附录A BCJR算法 | 第54-59页 |
| 附录B BP算法 | 第59-63页 |
