FPGA内全数字延时锁相环的设计
| 摘要 | 第1-6页 |
| ABSTRACT | 第6-11页 |
| 第一章 绪论 | 第11-20页 |
| ·FPGA 概述 | 第11-14页 |
| ·国外FPGA 发展趋势 | 第12-13页 |
| ·国内FPGA 发展现状 | 第13-14页 |
| ·FPGA 时钟管理技术概述 | 第14-18页 |
| ·时钟树 | 第14-15页 |
| ·FPGA 内时钟分布 | 第15-16页 |
| ·DLL 功能及其应用 | 第16-18页 |
| ·本课题研究目的和内容 | 第18-20页 |
| ·研究目的 | 第18-19页 |
| ·研究内容 | 第19-20页 |
| 第二章 锁相环技术基础 | 第20-38页 |
| ·时钟问题分析 | 第20-23页 |
| ·时钟偏差 | 第20-22页 |
| ·时钟抖动 | 第22-23页 |
| ·DLL 与PLL 基础 | 第23-33页 |
| ·PLL 基本结构分析 | 第24-26页 |
| ·DLL 结构与理论分析 | 第26-32页 |
| ·DLL 基本结构分析 | 第26-29页 |
| ·DLL 理论分析 | 第29-31页 |
| ·开环DLL 与闭环DLL | 第31-32页 |
| ·DLL 与PLL 比较 | 第32-33页 |
| ·全数字DLL 架构设计 | 第33-38页 |
| 第三章 鉴相器与可调延迟线的设计 | 第38-53页 |
| ·鉴相器 | 第38-42页 |
| ·鉴相器基本设计 | 第38-40页 |
| ·本文鉴相器设计 | 第40-42页 |
| ·可调延迟线 | 第42-53页 |
| ·基本延迟单元 | 第44-47页 |
| ·数据选择器 | 第47-49页 |
| ·精调电路Trim Unit | 第49-52页 |
| ·解码电路 | 第52-53页 |
| 第四章 控制电路设计 | 第53-66页 |
| ·TIMER 电路 | 第54-55页 |
| ·模可变计数器 | 第55-57页 |
| ·控制器FSM | 第57-63页 |
| ·输出控制单元 | 第63-66页 |
| 第五章 输出电路设计 | 第66-77页 |
| ·占空比调整电路 | 第66-69页 |
| ·SMD 型占空比调节电路 | 第66-67页 |
| ·本设计占空比调节电路 | 第67-69页 |
| ·时钟倍频电路 | 第69-72页 |
| ·常用倍频电路 | 第69-70页 |
| ·本论文设计倍频电路 | 第70-72页 |
| ·时钟分频电路 | 第72-77页 |
| ·移位寄存器分频电路 | 第72-73页 |
| ·本论文设计分频电路 | 第73-77页 |
| 第六章 整体电路设计仿真与分析 | 第77-82页 |
| ·DLL 整体电路仿真 | 第77-78页 |
| ·DLL 性能分析 | 第78-82页 |
| ·稳定性分析 | 第78-79页 |
| ·捕捉范围 | 第79-80页 |
| ·极限工作范围 | 第80页 |
| ·性能参数总结 | 第80-82页 |
| 第七章 结论和展望 | 第82-83页 |
| 致谢 | 第83-84页 |
| 参考文献 | 第84-87页 |
| 攻硕期间取得的成果 | 第87-88页 |
