激光测距系统中数字锁相环的研发
| 摘要 | 第4-5页 |
| abstract | 第5页 |
| 第一章 绪论 | 第13-23页 |
| 1.1 课题的研究背景与意义 | 第13页 |
| 1.2 激光测距对高精度锁相环的需求 | 第13-17页 |
| 1.2.1 脉冲式激光测距对高精度锁相环的需求 | 第14-15页 |
| 1.2.2 相位式激光测距对高精度锁相环的需求 | 第15-17页 |
| 1.3 锁相环技术的发展现状 | 第17-20页 |
| 1.3.1 模拟锁相环(APLL) | 第17-19页 |
| 1.3.2 数字锁相环(DPLL) | 第19页 |
| 1.3.3 全数字锁相环(ADPLL) | 第19-20页 |
| 1.4 几种锁相环的比较 | 第20-21页 |
| 1.5 本课题的主要研究内容 | 第21-23页 |
| 第二章 数字锁相环路的工作原理及总体方案设计 | 第23-31页 |
| 2.1 整体性能要求 | 第23-24页 |
| 2.2 锁相环的工作原理 | 第24页 |
| 2.3 总体系统结构设计 | 第24-29页 |
| 2.3.1 数字鉴相器模块 | 第25-26页 |
| 2.3.2 电荷泵模块 | 第26-27页 |
| 2.3.3 环路滤波器模块 | 第27-28页 |
| 2.3.4 分频器模块 | 第28-29页 |
| 2.4 本章小结 | 第29-31页 |
| 第三章 高精度数字锁相环系统的硬件电路设计 | 第31-53页 |
| 3.1 FPGA硬件电路设计 | 第31-38页 |
| 3.1.1 FPGA总体功能设计 | 第32-33页 |
| 3.1.2 FPGA芯片的选型 | 第33-34页 |
| 3.1.3 FPGA的I/O管脚电路 | 第34-36页 |
| 3.1.4 FPGA的配置电路设计 | 第36-38页 |
| 3.2 电源电路设计 | 第38-39页 |
| 3.3 电荷泵模块的设计与测试 | 第39-45页 |
| 3.4 环路滤波电路的设计及仿真 | 第45-49页 |
| 3.4.1 环路滤波电路的设计 | 第45-48页 |
| 3.4.2 滤波器参数的选取 | 第48页 |
| 3.4.3 环路滤波电路的仿真 | 第48-49页 |
| 3.5 PCB制作 | 第49-50页 |
| 3.6 本章小结 | 第50-53页 |
| 第四章 数字锁相环系统中FPGA的实现 | 第53-79页 |
| 4.1 FPGA开发环境和语言概述 | 第53-56页 |
| 4.1.1 QuartusⅡ开发环境介绍 | 第53-54页 |
| 4.1.2 VerilogHDL开发语言 | 第54页 |
| 4.1.3 FPGA的开发流程 | 第54-56页 |
| 4.2 FPGA顶层程序设计 | 第56-57页 |
| 4.3 基于FPGA分频器模块的设计 | 第57-58页 |
| 4.4 数字鉴相器的模块原理 | 第58-59页 |
| 4.5 利用FPGA中延时连线实现进位链 | 第59-65页 |
| 4.5.1 FPGA的基本结构介绍 | 第59-61页 |
| 4.5.2 实现进位链的方法 | 第61-64页 |
| 4.5.3 利用加法器实现进位延时链的原理 | 第64-65页 |
| 4.6 基于进位链的数字鉴相器的软件设计 | 第65-72页 |
| 4.6.1 高精度数字鉴相器模块设计 | 第66-70页 |
| 4.6.2 进位链分辨率测试 | 第70-72页 |
| 4.7 皮秒分辨率进位链的改进设计 | 第72-76页 |
| 4.7.1 鉴相器模块时序约束与布局调整 | 第72-74页 |
| 4.7.2 数字鉴相器鉴相精度的仿真测试 | 第74-76页 |
| 4.8 本章小结 | 第76-79页 |
| 第五章 实验结果与分析 | 第79-85页 |
| 5.1 实验装置的搭建 | 第79-80页 |
| 5.2 数字锁相环整体测试及仿真 | 第80-82页 |
| 5.3 基线测距实验 | 第82-83页 |
| 5.4 本章小结 | 第83-85页 |
| 第六章 结论与展望 | 第85-87页 |
| 6.1 结论 | 第85页 |
| 6.2 展望 | 第85-87页 |
| 参考文献 | 第87-89页 |
| 研究成果及发表的学术论文 | 第89-91页 |
| 致谢 | 第91-93页 |
| 作者和导师简介 | 第93页 |
