| 摘要 | 第4-5页 |
| abstract | 第5-6页 |
| 专用术语注释表 | 第9-10页 |
| 第一章 绪论 | 第10-20页 |
| 1.1 课题研究背景与意义 | 第10-11页 |
| 1.2 相关技术背景 | 第11-16页 |
| 1.2.1 视频编解码基础知识 | 第11-13页 |
| 1.2.2 视频编码标准发展历程 | 第13-14页 |
| 1.2.3 多核技术发展简介 | 第14-15页 |
| 1.2.4 TILERA平台简介 | 第15-16页 |
| 1.3 国内外研究现状 | 第16-18页 |
| 1.4 课题的研究内容及安排 | 第18-20页 |
| 1.4.1 课题的研究内容 | 第18-19页 |
| 1.4.2 本文安排 | 第19-20页 |
| 第二章 HEVC编码标准与并行化结构分析 | 第20-37页 |
| 2.1 HEVC编码标准概述 | 第20-21页 |
| 2.2 HEVC编码关键技术简介 | 第21-29页 |
| 2.2.1 HEVC的编码结构 | 第21-23页 |
| 2.2.2 帧内预测 | 第23-25页 |
| 2.2.3 帧间预测 | 第25-26页 |
| 2.2.4 变换与量化 | 第26-27页 |
| 2.2.5 熵编码 | 第27-28页 |
| 2.2.6 环路滤波与样点自适应补偿操作SAO | 第28-29页 |
| 2.3 HEVC的并行处理 | 第29-34页 |
| 2.3.1 并行处理的主要方式 | 第29-30页 |
| 2.3.2 帧级并行(Frame-LevelParallelism) | 第30页 |
| 2.3.3 Slice级并行(Slice-LevelParallelism) | 第30-31页 |
| 2.3.4 宏块级并行(Macroblock-LevelParallelism) | 第31-32页 |
| 2.3.5 Tile级并行 | 第32-33页 |
| 2.3.6 WPP波前并行处理 | 第33-34页 |
| 2.4 HEVC解码模块分析 | 第34-36页 |
| 2.4.1 HEVC解码基本流程 | 第34-35页 |
| 2.4.2 HEVC解码模块分析 | 第35-36页 |
| 2.5 本章小结 | 第36-37页 |
| 第三章 基于多核处理器的去方块滤波模块并行方法设计 | 第37-50页 |
| 3.1 概述 | 第37页 |
| 3.2 HEVC标准中的去方块滤波 | 第37-41页 |
| 3.2.1 去方块滤波过程 | 第37-38页 |
| 3.2.2 边界强度的判定 | 第38-40页 |
| 3.2.3 滤波强度的判定 | 第40-41页 |
| 3.3 去方块滤波模块并行化分析 | 第41-46页 |
| 3.3.1 各边界的依赖性分析 | 第42-43页 |
| 3.3.2 现有滤波并行算法分析 | 第43-46页 |
| 3.4 基于CTU单元像素依赖关系的去方块滤波并行方法 | 第46-49页 |
| 3.4.1 并行算法设计要点 | 第46-47页 |
| 3.4.2 基于CTU单元像素依赖关系的去方块滤波并行方法实现 | 第47-49页 |
| 3.5 本章小结 | 第49-50页 |
| 第四章 基于多核平台任务级与数据级相结合的HEVC并行解码方法 | 第50-60页 |
| 4.1 概述 | 第50页 |
| 4.2 HEVC解码器可并行化要素分析 | 第50-53页 |
| 4.2.1 常见并行处理方式 | 第50-51页 |
| 4.2.2 Tile方法与WPP方法的局限性与不足 | 第51-52页 |
| 4.2.3 解码器任务划分 | 第52-53页 |
| 4.3 解码任务模块并行化分析 | 第53-57页 |
| 4.3.1 像素解码重构模块并行化设计 | 第54-55页 |
| 4.3.2 各解码任务模块之间的结合 | 第55-57页 |
| 4.4 基于多核处理器的任务级与数据级相结合的HEVC并行解码方法 | 第57-59页 |
| 4.5 本章小结 | 第59-60页 |
| 第五章 基于多核处理器的并行解码优化 | 第60-72页 |
| 5.1 概述 | 第60页 |
| 5.2 Tilera线程池技术 | 第60-63页 |
| 5.2.1 传统线程池技术 | 第60-61页 |
| 5.2.2 Tilera线程池技术 | 第61-63页 |
| 5.3 基于Tilera多核处理器平台级优化 | 第63-68页 |
| 5.3.1 存储器优化 | 第63-64页 |
| 5.3.2 编译器优化方法 | 第64-65页 |
| 5.3.3 指令集优化 | 第65-68页 |
| 5.4 数据冗余减少机制 | 第68-71页 |
| 5.5 本章小结 | 第71-72页 |
| 第六章 并行解码器实验结果与分析 | 第72-82页 |
| 6.1 实验环境与并行算法评估指标 | 第72-75页 |
| 6.1.1 实验硬件平台及多核开发环境 | 第72-73页 |
| 6.1.2 测试视频序列 | 第73-75页 |
| 6.2 基于多核处理器的HEVC并行解码算法的实验结果及分析 | 第75-79页 |
| 6.2.1 去方块滤波并行算法实验分析 | 第75-76页 |
| 6.2.2 像素解码重构模块并行算法实验分析 | 第76-78页 |
| 6.2.3 基于Tilera多核处理器平台的优化分析 | 第78-79页 |
| 6.3 任务级与数据级相结合的HEVC并行解码方法法实验结果 | 第79-81页 |
| 6.4 本章小结 | 第81-82页 |
| 第七章 总结与展望 | 第82-84页 |
| 7.1 总结 | 第82-83页 |
| 7.2 展望 | 第83-84页 |
| 参考文献 | 第84-89页 |
| 附录1 攻读硕士学位期间撰写的发明专利 | 第89-90页 |
| 致谢 | 第90页 |
