基于CMMB标准的LDPC算法研究及电路实现
| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 缩写列表 | 第13-14页 |
| 第一章 绪论 | 第14-20页 |
| 1.1 研究背景及意义 | 第14-16页 |
| 1.2 LDPC码的发展及应用 | 第16-17页 |
| 1.3 LDPC译码器实现分析 | 第17-18页 |
| 1.4 研究内容及工作安排 | 第18-20页 |
| 第二章 CMMB系统中LDPC译码研究 | 第20-38页 |
| 2.1 LDPC码的基本概念 | 第20-26页 |
| 2.1.1 LDPC码定义 | 第20-22页 |
| 2.1.2 QC-LDPC码 | 第22页 |
| 2.1.3 CMMB标准中的LDPC码 | 第22-24页 |
| 2.1.4 校验矩阵和生成矩阵 | 第24-26页 |
| 2.2 LDPC译码算法 | 第26-34页 |
| 2.2.1 和积算法及其改进算法 | 第26-31页 |
| 2.2.2 分层算法及其改进算法 | 第31-34页 |
| 2.3 MATLAB平台验证及数据处理 | 第34-37页 |
| 2.3.1 CMMB标准中LDPC译码算法仿真 | 第34-37页 |
| 2.3.2 译码器输入数据的定点处理 | 第37页 |
| 2.4 本章小结 | 第37-38页 |
| 第三章 CMMB标准LDPC译码器设计 | 第38-68页 |
| 3.1 译码器设计过程 | 第38-50页 |
| 3.1.1 算法选择 | 第38-39页 |
| 3.1.2 算法到硬件实现分析 | 第39-43页 |
| 3.1.3 整体架构 | 第43-48页 |
| 3.1.4 运算单元 | 第48-50页 |
| 3.2 硬件优化设计 | 第50-58页 |
| 3.2.1 存储器设计 | 第50-55页 |
| 3.2.2 求最小次小值 | 第55-57页 |
| 3.2.3 乒乓操作 | 第57-58页 |
| 3.3 测试平台及FPGA原型验证 | 第58-66页 |
| 3.3.1 VCS功能仿真平台 | 第58-61页 |
| 3.3.2 FPGA原型验证 | 第61-66页 |
| 3.3.3 性能对比分析 | 第66页 |
| 3.4 本章小结 | 第66-68页 |
| 第四章 LDPC译码器综合及后端设计 | 第68-83页 |
| 4.1 LDPC译码器的逻辑综合 | 第68-75页 |
| 4.1.1 启动文件设置 | 第69-70页 |
| 4.1.2 设计环境设置 | 第70-72页 |
| 4.1.3 设计约束设置 | 第72-74页 |
| 4.1.4 综合报告分析 | 第74-75页 |
| 4.2 LDPC译码器的后端版图设计 | 第75-80页 |
| 4.2.1 设计导入 | 第76-77页 |
| 4.2.2 布局规划 | 第77-78页 |
| 4.2.3 电源规划 | 第78-79页 |
| 4.2.4 时钟树综合 | 第79页 |
| 4.2.5 布线 | 第79-80页 |
| 4.3 LDPC译码器后仿真 | 第80-82页 |
| 4.4 本章小结 | 第82-83页 |
| 第五章 总结和展望 | 第83-85页 |
| 附录 | 第85-87页 |
| 致谢 | 第87-88页 |
| 参考文献 | 第88-92页 |
| 攻硕期间取得的研究成果 | 第92-93页 |
