10Gbps SerDes中的高速接口设计
| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 第一章 绪论 | 第14-19页 |
| 1.1 研究背景与意义 | 第14-16页 |
| 1.2 国内外研究现状 | 第16-17页 |
| 1.3 工作内容与创新 | 第17-18页 |
| 1.4 论文结构与安排 | 第18-19页 |
| 第二章 高速串行链路基础 | 第19-32页 |
| 2.1 随机二进制数据 | 第19-26页 |
| 2.1.1 随机二进制数据的特性 | 第19-22页 |
| 2.1.2 带宽限制特性对随机数据造成的影响 | 第22-24页 |
| 2.1.3 噪声对随机数据的影响 | 第24-26页 |
| 2.2 背板传输 | 第26-31页 |
| 2.2.1 背板传输相关的信号完整性问题 | 第26-27页 |
| 2.2.2 频率相关性损耗与ISI | 第27-31页 |
| 2.3 本章小结 | 第31-32页 |
| 第三章 带宽拓展与均衡技术 | 第32-48页 |
| 3.1 带宽拓展技术 | 第32-44页 |
| 3.1.1 电感峰化技术 | 第32-34页 |
| 3.1.2 电容负反馈技术 | 第34-37页 |
| 3.1.3 Cherry-Hooper结构 | 第37-41页 |
| 3.1.4 转折频率倍增技术 | 第41-42页 |
| 3.1.5 有源负反馈放大器 | 第42-44页 |
| 3.2 均衡技术 | 第44-47页 |
| 3.2.1 数字FIR滤波器 | 第44-45页 |
| 3.2.2 模拟FIR滤波器 | 第45-46页 |
| 3.2.3 连续时间滤波器 | 第46页 |
| 3.2.4 判决反馈滤波器 | 第46-47页 |
| 3.3 本章小结 | 第47-48页 |
| 第四章 高速接.电路的设计与仿真 | 第48-96页 |
| 4.1 高速接.电路的驱动器设计 | 第48-65页 |
| 4.1.1 电流模逻辑电路技术 | 第48-50页 |
| 4.1.2 逐级增大的多级级联输出驱动器 | 第50-52页 |
| 4.1.3 前馈源极跟随器 | 第52-57页 |
| 4.1.4 后馈源极跟随器 | 第57-60页 |
| 4.1.5 发射端整体设计与仿真 | 第60-63页 |
| 4.1.6 驱动器版图设计与后仿真 | 第63-65页 |
| 4.2 背板信道的仿真模型 | 第65-67页 |
| 4.2.1 Spice模型 | 第65-66页 |
| 4.2.2 二维场解析器 | 第66-67页 |
| 4.3 具有自适应均衡的接收器设计 | 第67-95页 |
| 4.3.1 自适应均衡器的实现原理 | 第68-72页 |
| 4.3.2 均衡器的设计 | 第72-87页 |
| 4.3.3 功率鉴别器的设计 | 第87-88页 |
| 4.3.4 V/I转换器的设计 | 第88页 |
| 4.3.5 接收端整体仿真 | 第88-91页 |
| 4.3.6 接收端整体版图设计与后仿真 | 第91-95页 |
| 4.4 本章小结 | 第95-96页 |
| 第五章 总结与展望 | 第96-97页 |
| 致谢 | 第97-98页 |
| 参考文献 | 第98-102页 |
| 攻硕期间的研究成果 | 第102-103页 |
