| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 第一章 绪论 | 第13-19页 |
| 1.1 研究背景及意义 | 第13-14页 |
| 1.2 信道编码简介 | 第14-17页 |
| 1.3 LDPC码研究进展与现状 | 第17-18页 |
| 1.4 论文的主要工作与章节安排 | 第18-19页 |
| 第二章 LDPC编译码原理概述 | 第19-33页 |
| 2.1 线性分组码 | 第19-25页 |
| 2.1.1 线性分组码概述 | 第19-20页 |
| 2.1.2 生成矩阵与校验矩阵 | 第20-23页 |
| 2.1.3 线性分组码的检错 | 第23-24页 |
| 2.1.4 分组码的最小距离 | 第24-25页 |
| 2.2 LDPC码的基本概念 | 第25-27页 |
| 2.2.1 LDPC码的矩阵表示 | 第25页 |
| 2.2.2 LDPC码的Tanner图表示 | 第25-27页 |
| 2.3 LDPC码的分类 | 第27-29页 |
| 2.3.1 QC-LDPC码 | 第28页 |
| 2.3.2 广义LDPC码 | 第28-29页 |
| 2.4 LDPC码的构造方法 | 第29-30页 |
| 2.5 LDPC译码算法概述 | 第30-32页 |
| 2.6 本章小结 | 第32-33页 |
| 第三章 WIFI系统中编码算法分析及性能仿真 | 第33-51页 |
| 3.1 线性分组码的传统编码算法 | 第33-34页 |
| 3.2 LDPC编码算法分析 | 第34-45页 |
| 3.2.1 IRA-LDPC码 | 第34-39页 |
| 3.2.2 Efficient编码算法 | 第39-45页 |
| 3.3 LDPC编码复杂度分析 | 第45-46页 |
| 3.4 性能仿真 | 第46-49页 |
| 3.4.1 软判决概率译码算法 | 第46-48页 |
| 3.4.2 Efficient算法下的QC-LDPC码性能仿真 | 第48-49页 |
| 3.5 本章小结 | 第49-51页 |
| 第四章 QC-LDPC编码器总体方案及各模块设计 | 第51-63页 |
| 4.1 QC-LDPC编码器设计指标 | 第51页 |
| 4.2 QC-LDPC编码器总体方案 | 第51-56页 |
| 4.2.1 典型LDPC编码器结构 | 第52-53页 |
| 4.2.2 QC-LDPC编码器顶层设计方案 | 第53-54页 |
| 4.2.3 QC-LDPC编码器电路设计方案 | 第54-56页 |
| 4.3 QC-LDPC编码器子模块设计及仿真 | 第56-62页 |
| 4.3.1 输入缓存模块的设计 | 第56-58页 |
| 4.3.2 移位控制模块的设计 | 第58-59页 |
| 4.3.3 移位累加模块的设计 | 第59-61页 |
| 4.3.4 输出模块的设计 | 第61-62页 |
| 4.4 本章小结 | 第62-63页 |
| 第五章 QC-LDPC编码器测试与验证 | 第63-82页 |
| 5.1 QC-LDPC编码器验证方案 | 第63-68页 |
| 5.1.1 编码器原型验证平台 | 第63-66页 |
| 5.1.2 开发板简介 | 第66-68页 |
| 5.2 验证平台各子模块 | 第68-76页 |
| 5.2.1 FEC DUT模块 | 第68-69页 |
| 5.2.2 激励产生模块 | 第69-72页 |
| 5.2.3 编码器位宽匹配模块 | 第72页 |
| 5.2.4 码字采集模块 | 第72-75页 |
| 5.2.5 QC-LDPC编码器验证流程 | 第75-76页 |
| 5.3 QC-LDPC编码器性能分析 | 第76-81页 |
| 5.3.1 验证结果 | 第76-77页 |
| 5.3.2 硬件指标 | 第77-81页 |
| 5.4 本章小结 | 第81-82页 |
| 第六章 总结与展望 | 第82-84页 |
| 6.1 总结 | 第82-83页 |
| 6.2 展望 | 第83-84页 |
| 致谢 | 第84-85页 |
| 参考文献 | 第85-88页 |
| 个人简历及攻读硕士学位期间的研究成果 | 第88-89页 |