| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第一章 绪论 | 第8-13页 |
| 1.1 引言 | 第8页 |
| 1.2 研究背景 | 第8-10页 |
| 1.3 发展情况 | 第10-11页 |
| 1.4 研究目的和意义 | 第11-12页 |
| 1.5 论文内容 | 第12-13页 |
| 第二章 系统的开发环境 | 第13-21页 |
| 2.1 硬件描述语言 Verilog HDL | 第13-17页 |
| 2.1.1 VerilogHDL 概念 | 第13页 |
| 2.1.2 VerilogHDL 历史 | 第13-14页 |
| 2.1.3 VerilogHDL 功能 | 第14-15页 |
| 2.1.4 VHDL 和 Verilog HDL 的比较 | 第15-17页 |
| 2.2 QuartusⅡ开发环境 | 第17-20页 |
| 2.2.1 QuartusII 简介 | 第17页 |
| 2.2.2 QuartusII 功能 | 第17-18页 |
| 2.2.3 QuartusII 设计流程 | 第18-20页 |
| 2.3 本章小结 | 第20-21页 |
| 第三章 HDB3 编码器的 Verilog 设计 | 第21-30页 |
| 3.1 数字基带信号的码形 | 第21-23页 |
| 3.1.1 数字基带信号选取原则 | 第21-22页 |
| 3.1.2 常用的传输码型 | 第22-23页 |
| 3.2 HDB3 的编码原理 | 第23-24页 |
| 3.2.1 HDB3 码简介 | 第23-24页 |
| 3.2.2 HDB3 编码分析 | 第24页 |
| 3.3 HDB3 编码模块的实现 | 第24-29页 |
| 3.4 本章小结 | 第29-30页 |
| 第四章 HDB3 码的编译及 Modelsim 仿真 | 第30-38页 |
| 4.1 编译 HDB3 代码 | 第30-32页 |
| 4.2 HDB3 编码器的 Modelsim 仿真 | 第32-37页 |
| 4.2.1 Modelsim 简介 | 第32页 |
| 4.2.2 编码器各模块的 Modelsim 波形仿真 | 第32-37页 |
| 4.3 本章小结 | 第37-38页 |
| 第五章 HDB3 编码器的 SOPC 建立 | 第38-56页 |
| 5.1 SOPC 概念 | 第38-39页 |
| 5.2 SOPC 的设计流程 | 第39-42页 |
| 5.2.1 SOPC Builder 的设计流程 | 第39-40页 |
| 5.2.2 SOPC 系统的开发流程 | 第40-41页 |
| 5.2.3 SOPC 系统的开发环境 | 第41-42页 |
| 5.3 HDB3 编码器的系统设计 | 第42-55页 |
| 5.3.1 设计内容 | 第42-43页 |
| 5.3.2 系统硬件设计 | 第43-47页 |
| 5.3.3 系统软件设计 | 第47-53页 |
| 5.3.4 系统的下载及调试 | 第53-55页 |
| 5.4 本章小结 | 第55-56页 |
| 总结与展望 | 第56-58页 |
| 参考文献 | 第58-60页 |
| 致谢 | 第60页 |
