| 摘要 | 第3-4页 |
| Abstract | 第4页 |
| 目录 | 第5-7页 |
| 第一章 绪论 | 第7-13页 |
| 1.1 论文研究背景 | 第7页 |
| 1.2 视频压缩相关算法背景 | 第7-8页 |
| 1.3 视频压缩编码的原理 | 第8-9页 |
| 1.4 视频压缩的硬件实现方案 | 第9-10页 |
| 1.4.1 专用芯片方案 | 第9-10页 |
| 1.4.2 FPGA 方案 | 第10页 |
| 1.4.3 DSP 方案 | 第10页 |
| 1.5 本文研究内容 | 第10-13页 |
| 第二章 视频压缩编码标准 | 第13-21页 |
| 2.1 H.264 视频压缩标准 | 第13-14页 |
| 2.2 H.264 标准关键技术 | 第14-18页 |
| 2.2.1 帧内预测编码 | 第15-16页 |
| 2.2.2 帧间预测编码 | 第16-17页 |
| 2.2.3 整数变换和量化 | 第17页 |
| 2.2.4 熵编码 | 第17-18页 |
| 2.3 下一代视频压缩标准 HEVC(H.265) | 第18-20页 |
| 2.4 本章小结 | 第20-21页 |
| 第三章 TMS320DM8168 芯片介绍 | 第21-35页 |
| 3.1 TMS320DM8168 芯片硬件架构 | 第22-28页 |
| 3.1.1 ARM 子系统 | 第24-25页 |
| 3.1.2 DSP 子系统 | 第25-26页 |
| 3.1.3 系统外设集 | 第26-27页 |
| 3.1.4 多核通信机制 | 第27-28页 |
| 3.2 TMS320DM8168 芯片软件框架 | 第28-34页 |
| 3.2.1 DVRRDK 平台软件框架图 | 第29-31页 |
| 3.2.2 Link Api 机制 | 第31-32页 |
| 3.2.3 Davinci 的异构多核间通信 | 第32-33页 |
| 3.2.4 IPC link 核间帧数据交互 | 第33页 |
| 3.2.5 Chain 数据链路的建立 | 第33-34页 |
| 3.3 本章小结 | 第34-35页 |
| 第四章 多路视频压缩系统的设计与实现 | 第35-63页 |
| 4.1 多路视频压缩的硬件实现方案 | 第35-37页 |
| 4.1.1 多片 TMS320DM6467 并联方案 | 第35-36页 |
| 4.1.2 FPGA+单片 TMS320DM6467 方案 | 第36页 |
| 4.1.3 单片 TMS320DM8168 方案 | 第36-37页 |
| 4.2 多路视频压缩硬件平台 | 第37-39页 |
| 4.3 多路视频压缩软件环境 | 第39-45页 |
| 4.3.1 SDK 的安装 | 第39-41页 |
| 4.3.2 系统环境配置 | 第41页 |
| 4.3.3 内核的移植 | 第41-45页 |
| 4.4 RTSP 协议 | 第45-48页 |
| 4.4.1 RTSP 协议综述 | 第45-46页 |
| 4.4.2 RTSP 的报文结构 | 第46-47页 |
| 4.4.3 RTSP 协议交互过程 | 第47-48页 |
| 4.5 多路视频压缩系统设计 | 第48-57页 |
| 4.5.1 Capture Link 设计 | 第49-51页 |
| 4.5.2 Encode Link 设计 | 第51-55页 |
| 4.5.3 码流存储线程 | 第55-56页 |
| 4.5.4 Rtsp Server 设计 | 第56-57页 |
| 4.6 RTSP 监控客户端设计 | 第57-59页 |
| 4.7 多路视频压缩系统实现 | 第59-61页 |
| 4.8 本章小结 | 第61-63页 |
| 结束语 | 第63-65页 |
| 致谢 | 第65-67页 |
| 参考文献 | 第67-69页 |
| 研究成果 | 第69-70页 |
