基于FPGA的数字锁相放大器研究
| 中文摘要 | 第3-4页 |
| Abstract | 第4页 |
| 第1章 绪论 | 第8-13页 |
| 1.1 微弱信号检测的目的及意义 | 第8页 |
| 1.2 锁相放大器技术的发展概况 | 第8-10页 |
| 1.3 本课题的研究目的 | 第10-11页 |
| 1.4 本文的结构及主要内容 | 第11-13页 |
| 第2章 基于 FPGA 的数字锁相放大器原理 | 第13-26页 |
| 2.1 锁相放大器基本概念 | 第13页 |
| 2.2 锁相放大器基本原理 | 第13-16页 |
| 2.2.1 相关原理与相关函数 | 第13-15页 |
| 2.2.2 互相关检测技术 | 第15-16页 |
| 2.3 数字相关解调器的设计 | 第16-21页 |
| 2.3.1 模拟信号相关解调 | 第16-17页 |
| 2.3.2 数字相关解调算法 | 第17-18页 |
| 2.3.3 双通道数字相关解调 | 第18-19页 |
| 2.3.4 双通道相关解调器建模 | 第19-21页 |
| 2.4 FPGA 技术简介 | 第21-24页 |
| 2.4.1 FPGA 简介 | 第21页 |
| 2.4.2 SOPC 技术简介 | 第21-23页 |
| 2.4.3 SOPC 系统开发流程 | 第23-24页 |
| 2.5 基于 FPGA 的数字锁相放大器的设计 | 第24-25页 |
| 2.6 本章小结 | 第25-26页 |
| 第3章 系统硬件设计 | 第26-39页 |
| 3.1 系统硬件整体结构及设计思路 | 第26页 |
| 3.2 信号输入通道设计 | 第26-31页 |
| 3.2.1 滤波器电路设计 | 第27-30页 |
| 3.2.2 放大电路设计 | 第30-31页 |
| 3.3 A/D 转换电路设计 | 第31-33页 |
| 3.4 FPGA 最小目标系统 | 第33-37页 |
| 3.4.1 EP3C16Q240C8N 芯片介绍 | 第33页 |
| 3.4.2 电源电路设计 | 第33-34页 |
| 3.4.3 时钟电路设计 | 第34-35页 |
| 3.4.4 FPGA 下载电路设计 | 第35-36页 |
| 3.4.5 系统存储电路设计 | 第36-37页 |
| 3.5 TFT-LCD 显示电路设计 | 第37-38页 |
| 3.6 本章小结 | 第38-39页 |
| 第4章 FPGA 内部逻辑设计 | 第39-53页 |
| 4.1 系统硬件整体结构及设计思路 | 第39页 |
| 4.2 FPGA 内部参考信号设计原理 | 第39-42页 |
| 4.2.1 相位累加器的实现 | 第40-41页 |
| 4.2.2 ROM 正弦查询表实现 | 第41-42页 |
| 4.3 相关解调器的设计 | 第42-46页 |
| 4.3.1 乘法器模块设计 | 第42-43页 |
| 4.3.2 加法器模块设计 | 第43-44页 |
| 4.3.3 计数器模块设计 | 第44-45页 |
| 4.3.4 除法器模块设计 | 第45-46页 |
| 4.4 幅度/相位求解模块设计 | 第46-50页 |
| 4.4.1 CORDIC 算法概述 | 第46-48页 |
| 4.4.2 幅度/相位求解模块的实现 | 第48-50页 |
| 4.5 ADS7886 控制器的介绍 | 第50-52页 |
| 4.6 本章小结 | 第52-53页 |
| 第5章 基于 SOPC 技术的系统设计 | 第53-58页 |
| 5.1 SOPC 系统的硬件设计 | 第53-55页 |
| 5.2 SOPC 系统软件设计 | 第55-57页 |
| 5.3 本章小结 | 第57-58页 |
| 第6章 系统测试 | 第58-63页 |
| 6.1 系统测试及分析 | 第58-62页 |
| 6.2 本章小结 | 第62-63页 |
| 结论 | 第63-65页 |
| 参考文献 | 第65-71页 |
| 致谢 | 第71页 |
