基于异构平台的代数密码分析并行加速技术研究
| 摘要 | 第8-9页 |
| ABSTRACT | 第9页 |
| 第一章 绪论 | 第10-16页 |
| 1.1 研究背景 | 第10-12页 |
| 1.1.1 网络安全与密码分析 | 第10-11页 |
| 1.1.2 代数密码分析的挑战与机遇 | 第11-12页 |
| 1.2 研究现状 | 第12-13页 |
| 1.3 本文主要研究内容与论文结构 | 第13-16页 |
| 1.3.1 本文主要研究内容 | 第13-14页 |
| 1.3.2 本文结构安排 | 第14-16页 |
| 第二章 密码代数系统并行求解相关技术综述 | 第16-24页 |
| 2.1 引言 | 第16页 |
| 2.2 密码代数系统求解加速方法 | 第16-17页 |
| 2.3 代数系统并行化求解 | 第17-21页 |
| 2.3.1 代数系统求解技术 | 第17-20页 |
| 2.3.2 代数系统并行求解技术 | 第20-21页 |
| 2.4 异构并行计算技术 | 第21-23页 |
| 2.5 本章小结 | 第23-24页 |
| 第三章 密码代数系统求解加速的异构并行计算模型 | 第24-38页 |
| 3.1 引言 | 第24页 |
| 3.2 密码代数系统求解问题并行性分析 | 第24-26页 |
| 3.3 密码代数系统求解异构并行计算模型的建立 | 第26-37页 |
| 3.3.1 密码代数系统求解抽象模型 | 第27-30页 |
| 3.3.2 逻辑执行和管理模型 | 第30-36页 |
| 3.3.3 硬件平台抽象模型 | 第36-37页 |
| 3.4 本章小结 | 第37-38页 |
| 第四章 基于协处理器的密码代数系统求解加速技术 | 第38-53页 |
| 4.1 引言 | 第38页 |
| 4.2 基于协处理器的加速方法分析 | 第38-40页 |
| 4.3 基于协处理器的二元域矩阵运算优化 | 第40-48页 |
| 4.3.1 矩阵乘法的优化 | 第41-44页 |
| 4.3.2 矩阵逆运算的优化 | 第44-45页 |
| 4.3.3 矩阵的存储结构优化设计 | 第45-48页 |
| 4.4 协处理器性能评估与优化方法 | 第48-52页 |
| 4.4.1 Roofline模型简介 | 第48-50页 |
| 4.4.2 协处理器性能评估与优化 | 第50-52页 |
| 4.5 本章小结 | 第52-53页 |
| 第五章 代数密码分析异构并行加速技术的实现与测试 | 第53-72页 |
| 5.1 引言 | 第53页 |
| 5.2 基于GPU的协同加速技术的实现 | 第53-61页 |
| 5.2.1 总体设计 | 第53-56页 |
| 5.2.2 关键运算接口的设计实现 | 第56-59页 |
| 5.2.3 矩阵运算实现的优化 | 第59-61页 |
| 5.3 基于GPU协同加速技术的测试 | 第61-63页 |
| 5.3.1 测试环境与测试方案 | 第61页 |
| 5.3.2 测试结果分析 | 第61-63页 |
| 5.4 特征列算法异构加速求解实现 | 第63-68页 |
| 5.4.1 特征列算法的并行化设计 | 第63-65页 |
| 5.4.2 数据结构设计 | 第65-66页 |
| 5.4.3 任务组织策略 | 第66-68页 |
| 5.5 特征列算法的并行化测试 | 第68-71页 |
| 5.5.1 测试环境与测试方案 | 第68页 |
| 5.5.2 测试结果分析 | 第68-71页 |
| 5.6 本章小结 | 第71-72页 |
| 第六章 结束语 | 第72-75页 |
| 6.1 工作总结 | 第72-73页 |
| 6.2 研究展望 | 第73-75页 |
| 致谢 | 第75-77页 |
| 参考文献 | 第77-82页 |
| 作者在学期间取得的学术成果 | 第82页 |
