SoC系统中高速I/O系统的实现与验证
| 摘要 | 第9-10页 |
| ABSTRACT | 第10页 |
| 第一章 绪论 | 第11-18页 |
| 1.1 课题背景和意义 | 第11-12页 |
| 1.2 国内外研究现状 | 第12-16页 |
| 1.2.1 高速串行I/O | 第12-13页 |
| 1.2.2 PCIe的发展 | 第13-16页 |
| 1.2.3 验证方法学 | 第16页 |
| 1.3 论文的内容和安排 | 第16-18页 |
| 第二章 PCIe总线协议分析 | 第18-36页 |
| 2.1 概述 | 第18页 |
| 2.2 PCIe的拓扑结构 | 第18-20页 |
| 2.2.1 根复合体（Root Complex） | 第18-19页 |
| 2.2.2 端点设备（Endpoint） | 第19页 |
| 2.2.3 PCIe链路 | 第19-20页 |
| 2.3 PCIe的层次划分 | 第20-27页 |
| 2.3.1 事务层 | 第20-21页 |
| 2.3.2 数据链路层 | 第21-23页 |
| 2.3.3 物理层 | 第23-27页 |
| 2.4 PCIe的配置空间 | 第27-29页 |
| 2.5 消息和中断 | 第29-31页 |
| 2.6 PCIe3.0 特性 | 第31-35页 |
| 2.7 本章小结 | 第35-36页 |
| 第三章 高速I/O系统的设计 | 第36-56页 |
| 3.1 PCIe系统结构 | 第36-38页 |
| 3.2 PIPE3接口 | 第38-41页 |
| 3.3 Host转接桥的设计 | 第41-44页 |
| 3.4 PHY选择模块 | 第44-47页 |
| 3.4.1 APB接口时序 | 第44-45页 |
| 3.4.2 PHY自定义接口时序 | 第45-46页 |
| 3.4.3 地址转换 | 第46-47页 |
| 3.4.4 PHY MUX模块读写过程 | 第47页 |
| 3.5 控制状态寄存器 | 第47-48页 |
| 3.6 DMA传输 | 第48-53页 |
| 3.7 中断和消息 | 第53-55页 |
| 3.8 本章小节 | 第55-56页 |
| 第四章 高速I/O系统的验证平台 | 第56-64页 |
| 4.1 基本的验证流程和功能点 | 第56-57页 |
| 4.2 定向测试平台 | 第57-58页 |
| 4.3 链路训练与初始化 | 第58-61页 |
| 4.3.1 链路训练 | 第58-60页 |
| 4.3.2 初始化配置 | 第60-61页 |
| 4.4 基于UVM的验证平台 | 第61-63页 |
| 4.5 本章小节 | 第63-64页 |
| 第五章 高速I/O系统的验证结果分析 | 第64-80页 |
| 5.1 仿真波形分析 | 第64-74页 |
| 5.2 OVL断言检查器 | 第74-78页 |
| 5.3 性能分析 | 第78页 |
| 5.4 本章小节 | 第78-80页 |
| 第六章 总结和展望 | 第80-82页 |
| 致谢 | 第82-83页 |
| 参考文献 | 第83-86页 |
| 作者在学期间取得的学术成果 | 第86页 |
