| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 符号对照表 | 第11-12页 |
| 缩略语对照表 | 第12-15页 |
| 第一章 绪论 | 第15-19页 |
| 1.1 选题背景及意义 | 第15页 |
| 1.2 国内外研究现状 | 第15-17页 |
| 1.3 论文结构介绍 | 第17-19页 |
| 第二章 高速互连技术物理层实现方案 | 第19-25页 |
| 2.1 常见单路信号电平规范 | 第19-20页 |
| 2.1.1 TTL电平规范 | 第19页 |
| 2.1.2 LVTTL电平规范 | 第19页 |
| 2.1.3 CMOS电平规范 | 第19-20页 |
| 2.2 常见差分信号电平规范 | 第20-22页 |
| 2.2.1 LVDS电平规范 | 第20-21页 |
| 2.2.2 CML电平规范 | 第21页 |
| 2.2.3 ECL/PECL/LVPECL电平规范 | 第21-22页 |
| 2.3 高速串行收发器 | 第22-23页 |
| 2.4 本章小结 | 第23-25页 |
| 第三章 PCI Express和Rapid IO体系结构概述 | 第25-45页 |
| 3.1 PCI Express总线层次结构介绍 | 第25-26页 |
| 3.2 PCI Express总线事务层 | 第26-28页 |
| 3.3 PCI Express数据链路层 | 第28-32页 |
| 3.4 PCI Express物理层 | 第32-34页 |
| 3.5 RapidIO互连技术介绍 | 第34-35页 |
| 3.6 RapidIO逻辑层 | 第35-37页 |
| 3.6.1 读操作 | 第35-36页 |
| 3.6.2 写操作 | 第36页 |
| 3.6.3 流写操作 | 第36-37页 |
| 3.7 RapidIO串行物理层 | 第37-41页 |
| 3.7.1 串行协议层 | 第37-40页 |
| 3.7.2 物理编码子层PCS | 第40-41页 |
| 3.7.3 物理媒介附属子层PMA | 第41页 |
| 3.8 串行RapidIO在链路上的数据流 | 第41-44页 |
| 3.9 本章小结 | 第44-45页 |
| 第四章 FPGA 测试方案及调试程序设计 | 第45-59页 |
| 4.1 PCIE Hard IP core | 第45-51页 |
| 4.1.1 Avalon-MM接 | 第46-48页 |
| 4.1.2 Avalon-ST接 | 第48-49页 |
| 4.1.3 IP核参数配置 | 第49-51页 |
| 4.2 PCIE测试方案与应用层设计 | 第51-52页 |
| 4.3 RapidIO IP core | 第52-56页 |
| 4.3.1 IP核结构介绍 | 第52-54页 |
| 4.3.2 IP核参数设置 | 第54-56页 |
| 4.4 RapidIO测试方案与应用层设计 | 第56-58页 |
| 4.5 本章小结 | 第58-59页 |
| 第五章 测试硬件平台介绍及测试结果分析 | 第59-71页 |
| 5.1 硬件平台介绍 | 第59页 |
| 5.2 信号完整性分析 | 第59-62页 |
| 5.3 PCIE测试结果 | 第62-66页 |
| 5.4 RapidIO测试结果 | 第66-69页 |
| 5.5 测试结果分析 | 第69-71页 |
| 第六章 总结与展望 | 第71-73页 |
| 参考文献 | 第73-75页 |
| 致谢 | 第75-77页 |
| 作者简介 | 第77-78页 |
| 基本情况 | 第77页 |
| 教育背景 | 第77页 |
| 攻读硕士学位期间的研究成果 | 第77-78页 |