QAM解调数据并行处理载波恢复技术研究
| 摘要 | 第5-6页 |
| abstract | 第6-7页 |
| 第一章 绪论 | 第10-17页 |
| 1.1 研究背景及意义 | 第10-11页 |
| 1.2 国内外研究现状 | 第11-14页 |
| 1.3 论文研究目标、内容及结构安排 | 第14-17页 |
| 1.3.1 研究目标 | 第14-15页 |
| 1.3.2 论文主要研究内容 | 第15-16页 |
| 1.3.3 论文的结构安排 | 第16-17页 |
| 第二章 QAM解调载波恢复理论及分析 | 第17-32页 |
| 2.1 QAM调制解调基本原理 | 第17-20页 |
| 2.2 锁相技术原理 | 第20-24页 |
| 2.3 基于QAM解调载波同步方法 | 第24-31页 |
| 2.3.1 面向判决估计算法 | 第24-27页 |
| 2.3.2 简化星座算法 | 第27-28页 |
| 2.3.3 极性判决算法 | 第28-30页 |
| 2.3.4 联合判决算法方案设计 | 第30-31页 |
| 2.4 本章小结 | 第31-32页 |
| 第三章 并行载波恢复理论分析及设计 | 第32-43页 |
| 3.1 时域并行结构分析 | 第32-35页 |
| 3.2 并行路数设计 | 第35-36页 |
| 3.3 并行载波恢复关键模块分析及设计 | 第36-42页 |
| 3.3.1 并行NCO模块分析及设计 | 第37-38页 |
| 3.3.2 并行匹配滤波器分析及设计 | 第38-42页 |
| 3.4 本章小结 | 第42-43页 |
| 第四章 并行载波恢复的仿真验证 | 第43-58页 |
| 4.1 并行载波恢复仿真系统设计 | 第43-44页 |
| 4.2 16QAM调制部分仿真设计 | 第44-48页 |
| 4.3 4路串并转换结构设计及仿真验证 | 第48-49页 |
| 4.4 并行载波恢复模块结构设计及仿真验证 | 第49-57页 |
| 4.4.1 并行混频器模块设计及仿真 | 第50页 |
| 4.4.2 并行匹配滤波模块设计及仿真 | 第50-51页 |
| 4.4.3 并行鉴相模块设计及仿真 | 第51-53页 |
| 4.4.4 环路滤波器模块设计及仿真 | 第53-55页 |
| 4.4.5 并行NCO模块设计及仿真 | 第55-57页 |
| 4.5 本章小结 | 第57-58页 |
| 第五章 并行载波恢复硬件设计实现及测试验证 | 第58-86页 |
| 5.1 基于FPGA的硬件设计 | 第58-63页 |
| 5.1.1 设计指标 | 第58-59页 |
| 5.1.2 硬件需求与选取 | 第59-60页 |
| 5.1.3 并行载波恢复系统的FPGA设计 | 第60-63页 |
| 5.2 并行载波恢复系统的硬件仿真实现 | 第63-68页 |
| 5.2.1 16QAM调制部分硬件仿真 | 第64页 |
| 5.2.2 并行载波恢复硬件仿真 | 第64-68页 |
| 5.3 时序约束 | 第68-77页 |
| 5.3.1 时序约束分析 | 第69-74页 |
| 5.3.2 时序约束设计 | 第74-77页 |
| 5.4 并行载波恢复板级调试和性能分析 | 第77-85页 |
| 5.4.1 基带板硬件电路结构 | 第77-78页 |
| 5.4.2 硬件电路调试 | 第78-79页 |
| 5.4.3 验证结果和性能分析 | 第79-85页 |
| 5.5 本章小结 | 第85-86页 |
| 第六章 总结与展望 | 第86-88页 |
| 6.1 全文总结 | 第86-87页 |
| 6.2 展望 | 第87-88页 |
| 致谢 | 第88-89页 |
| 参考文献 | 第89-92页 |
