高速并行数据采集系统关键技术的研究
| 第一章 绪论 | 第1-10页 |
| ·数据采集系统的概述 | 第7-8页 |
| ·高速采集系统的发展现状 | 第8-9页 |
| ·设计要求和研究内容 | 第9-10页 |
| 第二章 高速数据采集系统的关键技术 | 第10-22页 |
| ·数据采集的基本理论 | 第10-12页 |
| ·模数转换过程 | 第10-11页 |
| ·采样定理 | 第11页 |
| ·采样方式 | 第11-12页 |
| ·并行采样技术 | 第12-13页 |
| ·并行时间交替采样系统的结构 | 第12-13页 |
| ·并行采样的通道失配 | 第13页 |
| ·时钟频率合成技术 | 第13-15页 |
| ·高速数据传输和存储技术 | 第15-20页 |
| ·低压差分信号 LVDS | 第15-16页 |
| ·高速数据存储策略 | 第16-19页 |
| ·FIFO存储器 | 第19-20页 |
| ·高速系统的 PCB设计 | 第20-22页 |
| ·信号完整性 | 第20-21页 |
| ·抗干扰技术 | 第21-22页 |
| 第三章 高速数据采集系统的设计 | 第22-52页 |
| ·系统的总体设计 | 第22-26页 |
| ·方案选择 | 第22页 |
| ·系统结构框图 | 第22-23页 |
| ·关键器件的选型 | 第23-25页 |
| ·开发工具 | 第25-26页 |
| ·并行采样的实现 | 第26-32页 |
| ·模拟信号输入电路 | 第26-27页 |
| ·A/D工作模式选择电路 | 第27-32页 |
| ·时钟控制电路的实现 | 第32-35页 |
| ·锁相环的选择 | 第32-34页 |
| ·FPGA内部时钟电路 | 第34-35页 |
| ·存储电路的实现 | 第35-39页 |
| ·串并转换电路的设计 | 第35-36页 |
| ·串并转换电路设计要点 | 第36-38页 |
| ·FIFO的设计 | 第38-39页 |
| ·逻辑控制电路 | 第39-40页 |
| ·地址产生电路 | 第39-40页 |
| ·控制信号的产生电路 | 第40页 |
| ·监控软件的设计 | 第40-43页 |
| ·系统初始化 | 第41-43页 |
| ·采样控制的实现 | 第43页 |
| ·高速 PCB的设计 | 第43-52页 |
| ·PCB的叠层设计 | 第44-45页 |
| ·延迟的抑制 | 第45-49页 |
| ·反射的抑制 | 第49页 |
| ·串扰的抑制 | 第49-50页 |
| ·电源和地的处理 | 第50-52页 |
| 第四章 并行时间系统时间误差的分析和校准 | 第52-57页 |
| ·通道失配误差 | 第52-53页 |
| ·时间非均匀采样信号的模型和重构 | 第53-57页 |
| 第五章 系统调试与测试结果 | 第57-64页 |
| ·电源芯片和 AD8138的调试 | 第57页 |
| ·A/D芯片的调试 | 第57-58页 |
| ·FPGA的调试 | 第58-59页 |
| ·DSP的调试 | 第59页 |
| ·调试问题与解决方法 | 第59-61页 |
| ·测试结果 | 第61-64页 |
| 结束语 | 第64-65页 |
| 致谢 | 第65-66页 |
| 参考文献 | 第66-68页 |
| 攻硕期间取得的研究成果 | 第68页 |
