双二进制Turbo码编译码研究与FPGA实现
| 摘要 | 第3-4页 |
| Abstract | 第4页 |
| 英文缩写一览表 | 第7-8页 |
| 1 绪论 | 第8-12页 |
| 1.1 研究背景 | 第8-9页 |
| 1.2 研究现状 | 第9-10页 |
| 1.3 本文的主要工作 | 第10-12页 |
| 2 双二进制Turbo码编码原理 | 第12-27页 |
| 2.1 编码器结构 | 第12-14页 |
| 2.1.1 SCCC型编码结构 | 第13页 |
| 2.1.2 HCCC型编码结构 | 第13-14页 |
| 2.2 分量码编码器 | 第14-18页 |
| 2.3 交织器 | 第18-22页 |
| 2.4 删余器 | 第22-23页 |
| 2.5 信道交织器 | 第23-25页 |
| 2.6 编码流程图 | 第25-26页 |
| 2.7 本章小结 | 第26-27页 |
| 3 双二进制Turbo码译码原理 | 第27-46页 |
| 3.1 译码器结构 | 第27-28页 |
| 3.2 SISO分量码译码器 | 第28-29页 |
| 3.3 分量码译码算法 | 第29-40页 |
| 3.3.1 MAP算法 | 第30-34页 |
| 3.3.2 Log-MAP算法 | 第34-37页 |
| 3.3.3 SOVA算法 | 第37-40页 |
| 3.4 双二进制Turbo码译码算法 | 第40-45页 |
| 3.4.1 基于符号判决的译码算法 | 第40-43页 |
| 3.4.2 基于比特判决的译码算法 | 第43-44页 |
| 3.4.3 算法选择 | 第44-45页 |
| 3.5 本章小结 | 第45-46页 |
| 4 双二进制Turbo码译码算法的改进 | 第46-58页 |
| 4.1 基于预译码的Turbo码译码方法 | 第46-53页 |
| 4.1.1 预译码 | 第47-50页 |
| 4.1.2 分支度量矩阵的生成方法 | 第50-51页 |
| 4.1.3 译码流程图 | 第51-53页 |
| 4.2 一种提高译码性能的方法 | 第53-55页 |
| 4.3 一种提高抗干扰性能的方法 | 第55-57页 |
| 4.4 本章小结 | 第57-58页 |
| 5 双二进制Turbo码译码器设计与实现 | 第58-78页 |
| 5.1 系统参数设计 | 第58-61页 |
| 5.1.1 信源信息分组长度 | 第58-59页 |
| 5.1.2 迭代次数 | 第59-60页 |
| 5.1.3 码率 | 第60-61页 |
| 5.2 FPGA实现框架 | 第61-62页 |
| 5.3 分量码译码器模块 | 第62-69页 |
| 5.3.1 分支度量计算模块 | 第63-66页 |
| 5.3.2 状态度量计算模块 | 第66-68页 |
| 5.3.3 外信息计算模块 | 第68-69页 |
| 5.3.4 后验概率对数似然比计算模块 | 第69页 |
| 5.4 交织与解交织模块 | 第69-71页 |
| 5.5 循环状态计算模块 | 第71页 |
| 5.6 RAM存储器 | 第71-72页 |
| 5.7 FPGA资源消耗 | 第72-73页 |
| 5.8 测试结果 | 第73-77页 |
| 5.8.1 测试环境 | 第74-75页 |
| 5.8.2 抗噪性能测试 | 第75-76页 |
| 5.8.3 抗干扰性能测试 | 第76-77页 |
| 5.9 本章小结 | 第77-78页 |
| 6 总结与展望 | 第78-79页 |
| 致谢 | 第79-80页 |
| 参考文献 | 第80-83页 |
| 附录 | 第83页 |
