一种LDPC译码器的ASIC设计
| 摘要 | 第4-5页 |
| ABSTRACT | 第5-6页 |
| 第1章 绪论 | 第9-16页 |
| 1.1 课题背景及研究意义 | 第9-10页 |
| 1.2 数字通信系统及信道编码技术 | 第10-12页 |
| 1.3 相关技术的国内外研究现状 | 第12-14页 |
| 1.4 本文主要研究内容 | 第14-16页 |
| 第2章 LDPC码简介 | 第16-23页 |
| 2.1 线性分组码 | 第16-17页 |
| 2.2 生成矩阵和校验矩阵 | 第17-19页 |
| 2.3 LDPC码的Tanner图表示 | 第19-20页 |
| 2.4 LDPC码的构造 | 第20-22页 |
| 2.5 本章小结 | 第22-23页 |
| 第3章 LDPC译码算法及译码器性能 | 第23-36页 |
| 3.1 LDPC译码算法 | 第23-31页 |
| 3.1.1 比特翻转译码算法 | 第23-24页 |
| 3.1.2 置信传播算法 | 第24-29页 |
| 3.1.3 最小和译码算法 | 第29-30页 |
| 3.1.4 TDMP算法 | 第30-31页 |
| 3.2 算法选择和优化 | 第31-33页 |
| 3.3 译码器性能分析 | 第33-35页 |
| 3.4 本章小结 | 第35-36页 |
| 第4章 LDPC译码器设计 | 第36-51页 |
| 4.1 LDPC译码器结构设计 | 第36-39页 |
| 4.2 主模块设计 | 第39-42页 |
| 4.2.1 控制处理模块(CP) | 第40-41页 |
| 4.2.2 校验矩阵模块(HMU) | 第41-42页 |
| 4.3 计算单元(CE) | 第42-46页 |
| 4.3.1 TDMP算法模块(TDMP) | 第42-44页 |
| 4.3.2 MSA算法模块(MSA) | 第44-45页 |
| 4.3.3 信息恢复模块(IRU) | 第45-46页 |
| 4.4 存储优化 | 第46-48页 |
| 4.4.1 码字存储 | 第46-47页 |
| 4.4.2 校验矩阵存储 | 第47-48页 |
| 4.4.3 后验信息存储 | 第48页 |
| 4.5 译码器运行机制 | 第48-50页 |
| 4.6 本章小结 | 第50-51页 |
| 第5章 仿真及实验结果 | 第51-56页 |
| 5.1 测试数据准备 | 第51-53页 |
| 5.1.1 最大迭代次数测定 | 第51页 |
| 5.1.2 归一化系数测定 | 第51-52页 |
| 5.1.3 生成测试数据 | 第52-53页 |
| 5.2 译码器仿真测试 | 第53-55页 |
| 5.3 本章小结 | 第55-56页 |
| 结论 | 第56-57页 |
| 参考文献 | 第57-62页 |
| 致谢 | 第62页 |
