| 摘要 | 第4-5页 |
| ABSTRACT | 第5页 |
| 第1章 绪论 | 第9-19页 |
| 1.1 课题背景及研究的目的和意义 | 第9-10页 |
| 1.2 NANDFLASH研究现状和分析 | 第10-15页 |
| 1.2.1 NANDFlash存储单元结构 | 第10-12页 |
| 1.2.2 NANDFlash的访问控制 | 第12-13页 |
| 1.2.3 NANDFlash错误构成及分析 | 第13-15页 |
| 1.3 NANDFLASH存储可靠性优化策略研究现状 | 第15-17页 |
| 1.4 论文主要研究内容及结构 | 第17-19页 |
| 第2章 NANDFLASH测试平台及实验方案设计 | 第19-40页 |
| 2.1 引言 | 第19页 |
| 2.2 NANDFLASH测试平台需求 | 第19-20页 |
| 2.3 NANDFLASH测试平台总体设计 | 第20-26页 |
| 2.3.1 主控制器选型 | 第20-22页 |
| 2.3.2 Vivado系统级设计流程 | 第22-24页 |
| 2.3.3 测试平台总体框架设计 | 第24-26页 |
| 2.4 NANDFLASH算法验证平台固件设计 | 第26-33页 |
| 2.4.1 NANDFlashONFI接口介绍 | 第26-27页 |
| 2.4.2 NANDFlash操作时序 | 第27-28页 |
| 2.4.3 NANDFlash控制器设计 | 第28-33页 |
| 2.5 测试平台子板各模块详细设计 | 第33-38页 |
| 2.5.1 测试平台对不同封装的芯片兼容性设计 | 第33-34页 |
| 2.5.2 NANDFlash测试平台供电电压调节模块设计 | 第34-35页 |
| 2.5.3 NANDFlash测试平台温度监测模块设计 | 第35-38页 |
| 2.6 实验方案方案设计 | 第38-39页 |
| 2.7 本章小结 | 第39-40页 |
| 第3章 基于编程时间的NANDFLASH可靠性优化研究 | 第40-52页 |
| 3.1 引言 | 第40页 |
| 3.2 测试数据的获取 | 第40-43页 |
| 3.3 编程时间评估芯片可靠性建模 | 第43-46页 |
| 3.4 模型评价及分析 | 第46-48页 |
| 3.5 基于编程时间的磨损均衡策略 | 第48-51页 |
| 3.5.1 基于P/E次数的磨损均衡策略 | 第48-49页 |
| 3.5.2 基于编程时间的磨损均衡策略 | 第49-51页 |
| 3.6 本章小结 | 第51-52页 |
| 第4章 考虑自恢复效应的NANDFLASH可靠性优化研究 | 第52-68页 |
| 4.1 引言 | 第52页 |
| 4.2 NANDFLASH自恢复效应分析 | 第52-54页 |
| 4.3 错误特性挖掘实验设计 | 第54-57页 |
| 4.4 自恢复效应对驻留错误的影响研究 | 第57-62页 |
| 4.4.1 不同ts-p对驻留错误增长趋势的影响研究 | 第57-59页 |
| 4.4.2 不同ts-p对驻留错误降低率的影响研究 | 第59-62页 |
| 4.5 考虑自恢复效应的磨损均衡策略及评估 | 第62-67页 |
| 4.5.1 策略的提出 | 第62-63页 |
| 4.5.2 策略优化效果评估 | 第63-67页 |
| 4.6 本章小结 | 第67-68页 |
| 结论 | 第68-69页 |
| 参考文献 | 第69-75页 |
| 攻读硕士学位期间发表的论文及其它成果 | 第75-77页 |
| 致谢 | 第77-78页 |
