| 摘要 | 第4-5页 |
| Abstract | 第5页 |
| 第1章 绪论 | 第8-15页 |
| 1.1 课题研究的目的及意义 | 第8页 |
| 1.2 国内外研究现状及分析 | 第8-13页 |
| 1.2.1 国内外研究现状 | 第8-13页 |
| 1.2.2 国内外文献综述简析 | 第13页 |
| 1.3 论文主要研究内容 | 第13-15页 |
| 第2章 基于FPGA的时钟分相法研究 | 第15-33页 |
| 2.1 时钟分相法 | 第15-18页 |
| 2.2 PLL移相原理 | 第18-21页 |
| 2.3 基于PLL的时钟分相法 | 第21-29页 |
| 2.3.1 以倍频后的时钟边沿作为触发信号 | 第22-24页 |
| 2.3.2 以被测时间间隔边沿作为触发信号 | 第24-25页 |
| 2.3.3 两种内插方法的分析和对比 | 第25-29页 |
| 2.4 时钟分相法的实现 | 第29-31页 |
| 2.4.1 “粗”测—计数器 | 第29-31页 |
| 2.4.2 “细”测—以被测时间间隔边沿作为触发信号 | 第31页 |
| 2.4.3 “粗”测和“细”测整体输出 | 第31页 |
| 2.5 本章小结 | 第31-33页 |
| 第3章 基于FPGA的延迟链法研究 | 第33-61页 |
| 3.1 延迟链法 | 第33-35页 |
| 3.2 延时单元的构成及其延时分析 | 第35-44页 |
| 3.2.1 延时单元的构成 | 第35-39页 |
| 3.2.2 LCELL的延时 | 第39-40页 |
| 3.2.3 逻辑单元间连线的延时 | 第40-41页 |
| 3.2.4 延时单元性能分析 | 第41-44页 |
| 3.3 加法进位延迟链结构及其延时分析 | 第44-55页 |
| 3.3.1 Cyclone Ⅱ和Stratix Ⅳ的布线分析 | 第44-46页 |
| 3.3.2 加法进位链的结构 | 第46-48页 |
| 3.3.3 加法进位链的生成及其延时分析 | 第48-55页 |
| 3.4 延迟链法的实现 | 第55-60页 |
| 3.4.1 “粗”测—计数器 | 第55-56页 |
| 3.4.2 “细”测—延迟链 | 第56-58页 |
| 3.4.3 “粗”测和“细”测整体输出 | 第58-60页 |
| 3.5 本章小结 | 第60-61页 |
| 第4章 测试与分析 | 第61-81页 |
| 4.1 测试条件及器件参数 | 第61页 |
| 4.2 测量分辨力 | 第61-65页 |
| 4.2.1 时钟分相法的测量分辨力 | 第62-63页 |
| 4.2.2 延迟链法的测量分辨力 | 第63-65页 |
| 4.3 系统非线性 | 第65-70页 |
| 4.3.1 信号发生器输出信号频数统计 | 第66-67页 |
| 4.3.2 时钟分相法的系统非线性 | 第67-69页 |
| 4.3.3 延迟链法的系统非线性 | 第69-70页 |
| 4.4 测量精度 | 第70-80页 |
| 4.4.1 时钟分相法的测量精度 | 第71-75页 |
| 4.4.2 延迟链法测量的测量精度 | 第75-80页 |
| 4.5 本章小结 | 第80-81页 |
| 结论 | 第81-83页 |
| 参考文献 | 第83-87页 |
| 攻读硕士学位期间发表的论文及其它成果 | 第87-89页 |
| 致谢 | 第89页 |