| 摘要 | 第1-5页 |
| ABSTRACT | 第5-9页 |
| 第一章 引言 | 第9-14页 |
| ·课题背景 | 第9-11页 |
| ·模拟器的功能 | 第9-10页 |
| ·模拟器的衡量指标 | 第10页 |
| ·常见的模拟器 | 第10-11页 |
| ·课题任务 | 第11-12页 |
| ·本人在项目的角色和论文组织结构 | 第12-14页 |
| 第二章 软件模拟器技术概述 | 第14-21页 |
| ·模拟器介绍 | 第14-15页 |
| ·系统级模拟 | 第14页 |
| ·功能级和时钟级模拟器 | 第14-15页 |
| ·模拟器的实现技术 | 第15-20页 |
| ·解释执行 | 第15-16页 |
| ·穿线代码 | 第16页 |
| ·动态二进制翻译技术 | 第16-17页 |
| ·基于基本块的动态二进制翻译技术 | 第17-19页 |
| ·基于页的动态二进制翻译技术 | 第19-20页 |
| ·本章小结 | 第20-21页 |
| 第三章 S+CORE处理器体系结构介绍 | 第21-30页 |
| ·S+CORE处理器的特性 | 第21-22页 |
| ·数据类型 | 第21-22页 |
| ·处理器工作模式 | 第22页 |
| ·内部寄存器 | 第22-23页 |
| ·S+CORE处理器异常 | 第23-25页 |
| ·异常原因 | 第24页 |
| ·异常处理流程 | 第24-25页 |
| ·S+CORE高速缓存 | 第25页 |
| ·内存映射 | 第25-26页 |
| ·S+CORE处理器的指令系统 | 第26-29页 |
| ·32位16位混合 | 第26-27页 |
| ·并行条件执行 | 第27-28页 |
| ·指令集编码格式 | 第28页 |
| ·S+core指令种类 | 第28-29页 |
| ·本章小结 | 第29-30页 |
| 第四章 S+CORE模拟器的设计 | 第30-45页 |
| ·S+CORE模拟器架构 | 第30-33页 |
| ·模拟器结构 | 第30-32页 |
| ·CPU描述文件 | 第32-33页 |
| ·S+CORE模拟器模块的划分 | 第33-35页 |
| ·模拟器执行流程 | 第35-36页 |
| ·指令CYCLE精度补偿系统 | 第36-39页 |
| ·关键功能部件模拟 | 第39-43页 |
| ·MMU模拟 | 第39-41页 |
| ·Cache,Memory的模拟 | 第41-43页 |
| ·S+CORE模拟器的正确性验证 | 第43-44页 |
| ·本章小结 | 第44-45页 |
| 第五章 S+CORE模拟器动态二进制翻译核心的实现 | 第45-60页 |
| ·动态二进制翻译实现方案 | 第45-47页 |
| ·基本块的缓存管理 | 第47-48页 |
| ·基本块的管理 | 第48-49页 |
| ·微操作定义 | 第49-52页 |
| ·翻译核心模块 | 第52-56页 |
| ·跳转链接 | 第56-58页 |
| ·调度模块 | 第58页 |
| ·动态翻译核心性能的测试情况 | 第58-59页 |
| ·本章小结 | 第59-60页 |
| 第六章 S+CORE模拟器的应用 | 第60-70页 |
| ·S+CORE模拟器与设备的接口 | 第60-64页 |
| ·周边设备接口的定义 | 第60-62页 |
| ·Timer设备的实现 | 第62-64页 |
| ·S+CORE模拟器与S+CORE IDE的集成 | 第64-69页 |
| ·S+core模拟器GDB接口 | 第64-66页 |
| ·设备加载接口 | 第66页 |
| ·S+core模拟器的使用 | 第66-69页 |
| ·本章小结 | 第69-70页 |
| 第七章 结束语 | 第70-72页 |
| ·论文工作总结 | 第70页 |
| ·问题和展望 | 第70-72页 |
| 参考文献 | 第72-74页 |
| 致谢 | 第74页 |