| 中文摘要 | 第3-4页 |
| 英文摘要 | 第4-5页 |
| 1 绪论 | 第9-15页 |
| 1.1 课题背景与研究目的 | 第9-10页 |
| 1.2 信道编码发展历史和LDPC码研究现状 | 第10-13页 |
| 1.2.1 信道编码发展历史 | 第10-12页 |
| 1.2.2 LDPC码研究现状 | 第12-13页 |
| 1.3 论文主要内容和结构安排 | 第13-15页 |
| 2 LDPC码基础 | 第15-27页 |
| 2.1 LDPC码基本概念 | 第15-20页 |
| 2.1.1 Tanner图和原模图 | 第15-18页 |
| 2.1.2 规则LDPC码和非规则LDPC码 | 第18-19页 |
| 2.1.3 多进制LDPC码 | 第19-20页 |
| 2.2 LDPC码的构造方法 | 第20-23页 |
| 2.2.1 规则随机LDPC码的构造 | 第20-21页 |
| 2.2.2 重复累加法构造的非规则LDPC码 | 第21-22页 |
| 2.2.3 准循环构造法 | 第22页 |
| 2.2.4 PEG构造法 | 第22-23页 |
| 2.3 LDPC码的编码方式 | 第23-25页 |
| 2.3.1 基于高斯消元的编码方式 | 第23-24页 |
| 2.3.2 基于LU分解的编码方式 | 第24页 |
| 2.3.3 基于RU分解的编码方式 | 第24-25页 |
| 2.4 本章小结 | 第25-27页 |
| 3 CCSDS遥控应用中LDPC码编码器设计 | 第27-37页 |
| 3.1 CCSDS遥控应用中的LDPC码 | 第27-30页 |
| 3.1.1 遥控应用中LDPC码校验矩阵 | 第27-29页 |
| 3.1.2 遥控应用中LDPC码生成矩阵 | 第29-30页 |
| 3.2 准循环LDPC码的编码 | 第30-33页 |
| 3.3 低并行度LDPC码编码设计与实现 | 第33-36页 |
| 3.3.1 低并行度LDPC码的编码方案 | 第33-34页 |
| 3.3.2 低并行度LDPC码编码器实现 | 第34-36页 |
| 3.4 本章小结 | 第36-37页 |
| 4 短码长LDPC码的译码算法研究 | 第37-55页 |
| 4.1 BP和LLR BP译码算法 | 第37-44页 |
| 4.1.1 BP算法 | 第37-38页 |
| 4.1.2 LLR BP算法与改进BP类算法 | 第38-40页 |
| 4.1.3 BP算法的初始化 | 第40-41页 |
| 4.1.4 性能对比分析 | 第41-44页 |
| 4.2 UMP BP类译码算法 | 第44-49页 |
| 4.2.1 UMP BP算法 | 第44-45页 |
| 4.2.2 Normalized BP-based和Offset BP-based算法 | 第45-47页 |
| 4.2.3 性能分析 | 第47-49页 |
| 4.3 针对短码长LDPC码的改进译码算法 | 第49-52页 |
| 4.3.1 改进译码算法 | 第49-51页 |
| 4.3.2 性能对比分析 | 第51-52页 |
| 4.4 本章小结 | 第52-55页 |
| 5 CCSDS标准下的LDPC码译码器FPGA设计实现 | 第55-67页 |
| 5.1 硬件平台及软件开发环境介绍 | 第55页 |
| 5.1.1 硬件开发平台 | 第55页 |
| 5.1.2 软件开发环境 | 第55页 |
| 5.2 LDPC码译码器总体设计方案 | 第55-58页 |
| 5.2.1 LDPC码串行译码器结构 | 第56-57页 |
| 5.2.2 LDPC码全并行译码结构 | 第57-58页 |
| 5.2.3 LDPC码部分并行译码结构 | 第58页 |
| 5.3 改进译码算法的FPGA实现 | 第58-64页 |
| 5.3.1 译码器FPGA设计总体方案 | 第59-60页 |
| 5.3.2 译码时序控制及输入输出缓存 | 第60-61页 |
| 5.3.3 校验节点处理单元设计 | 第61-63页 |
| 5.3.4 变量节点处理单元设计 | 第63-64页 |
| 5.4 译码器资源消耗及性能测试 | 第64-66页 |
| 5.5 本章小结 | 第66-67页 |
| 6 总结与展望 | 第67-69页 |
| 6.1 论文总结 | 第67-68页 |
| 6.2 后续研究与展望 | 第68-69页 |
| 致谢 | 第69-71页 |
| 参考文献 | 第71-75页 |
| 附录 | 第75页 |
| A. 作者在攻读学位期间发表的论文与专利目录 | 第75页 |
| B. 作者在攻读学位期间参加的科研工作 | 第75页 |