| 摘要 | 第5-7页 |
| ABSTRACT | 第7-8页 |
| 符号对照表 | 第13-15页 |
| 缩略语对照表 | 第15-20页 |
| 第一章 绪论 | 第20-26页 |
| 1.1 数模转换电路研究背景 | 第20页 |
| 1.2 数模转换电路研究现状 | 第20-22页 |
| 1.3 数模转换电路面临的挑战 | 第22-23页 |
| 1.4 论文研究内容与基本架构 | 第23-26页 |
| 第二章 数模转换器工作机制 | 第26-50页 |
| 2.1 数模转换器(DAC)工作原理 | 第26-27页 |
| 2.2 DAC关键参数 | 第27-34页 |
| 2.2.1 DAC静态参数 | 第27-31页 |
| 2.2.2 DAC动态参数 | 第31-34页 |
| 2.3 DAC电路结构类型 | 第34-42页 |
| 2.3.1 电阻分压式DAC | 第34-35页 |
| 2.3.2 电流按比例缩放DAC电路 | 第35-38页 |
| 2.3.3 电荷按比例缩放型DAC电路 | 第38页 |
| 2.3.4 数字集成电路专用DAC电路 | 第38-40页 |
| 2.3.5 电流舵型DAC电路 | 第40-42页 |
| 2.4 电流舵DAC电路设计准备 | 第42-48页 |
| 2.4.1 电流舵型DAC电路设计指标 | 第42页 |
| 2.4.2 典型电流舵型DAC电路框架结构 | 第42-45页 |
| 2.4.3 本次研究采用的电路框架结构 | 第45-48页 |
| 2.4.4 关键电路单元选取考虑 | 第48页 |
| 2.5 本章小结 | 第48-50页 |
| 第三章 开关电流源阵列电路优化设计与验证 | 第50-66页 |
| 3.1 开关电流源阵列电路设计考虑 | 第50-55页 |
| 3.1.1 开关电流源阵列电路器件选取 | 第50页 |
| 3.1.2 影响电路性能的非理想效应 | 第50-55页 |
| 3.2 开关电流源阵列电路设计 | 第55-58页 |
| 3.2.1 开关电流源电路结构设计 | 第55-56页 |
| 3.2.2 开关电流源电路器件尺寸确定 | 第56-58页 |
| 3.3 开关电流源电路性能优化 | 第58-61页 |
| 3.3.1 开关管驱动能力优化 | 第58-60页 |
| 3.3.2 共源共栅晶体管设计与输出抗优化 | 第60-61页 |
| 3.4 开关电流源电路版图设计与优化 | 第61-63页 |
| 3.4.1 版图设计准备 | 第61页 |
| 3.4.2 开关电流源电路版图设计 | 第61-63页 |
| 3.5 开关电流源电路仿真验证 | 第63-65页 |
| 3.5.1 输出阻抗仿真 | 第63页 |
| 3.5.2 版图寄生参数仿真 | 第63-64页 |
| 3.5.3 仿真结果分析 | 第64-65页 |
| 3.6 本章小结 | 第65-66页 |
| 第四章 多项选择器优化设计及验证 | 第66-80页 |
| 4.1 多项选择器阵列电路设计考虑 | 第66-67页 |
| 4.1.1 多项选择器阵列的结构及基本单元选择 | 第66页 |
| 4.1.2 非理想效应对多项选择器电路的影响 | 第66-67页 |
| 4.1.3 电路静态时序分析 | 第67页 |
| 4.2 多项选择器阵列电路设计 | 第67-71页 |
| 4.2.1 多项选择器电路设计 | 第68-70页 |
| 4.2.2 时钟电路设计 | 第70-71页 |
| 4.3 多项选择器阵列版图设计优化 | 第71-72页 |
| 4.3.1 电路静态时序分析 | 第71-72页 |
| 4.3.2 时钟电路基本单元优化设计 | 第72页 |
| 4.4 多项选择器阵列电路版图设计 | 第72-74页 |
| 4.4.1 电路基本单元版图设计 | 第72-73页 |
| 4.4.2 多项选择器电路版图 | 第73-74页 |
| 4.5 多项选择器阵列电路仿真 | 第74-78页 |
| 4.5.1 关于信号驱动能力的仿真 | 第74-75页 |
| 4.5.2 电路输出信号的仿真 | 第75-76页 |
| 4.5.3 多项选择器时钟电路仿真 | 第76-77页 |
| 4.5.4 结果分析 | 第77-78页 |
| 4.6 本章小结 | 第78-80页 |
| 第五章 分频器与其他时钟电路设计 | 第80-90页 |
| 5.1 分频器及其他时钟电路设计考虑 | 第80-81页 |
| 5.1.1 分频器输出信号的时序调整 | 第80页 |
| 5.1.2 高频时钟信号传输方式 | 第80-81页 |
| 5.2 分频器及其他时钟电路结构设计 | 第81-82页 |
| 5.2.1 分频器电路设计 | 第81-82页 |
| 5.2.2 相位调整电路设计 | 第82页 |
| 5.3 分频器及其他时钟电路性能优化 | 第82-84页 |
| 5.3.1 闩锁效应 | 第83-84页 |
| 5.3.2 高频时钟线优化设计 | 第84页 |
| 5.4 分频器及其他时钟电路版图设计 | 第84-86页 |
| 5.5 分频器及其他时钟电路仿真 | 第86-88页 |
| 5.5.1 相位调整电路的仿真 | 第86页 |
| 5.5.2 分频器电路仿真 | 第86-87页 |
| 5.5.3 结果分析 | 第87-88页 |
| 5.6 本章小结 | 第88-90页 |
| 第六章 电流舵DAC电路顶层设计、仿真与测试 | 第90-104页 |
| 6.1 电流舵DAC电路顶层版图设计 | 第90-92页 |
| 6.1.1 电流舵DAC顶层版图设计准备 | 第90-91页 |
| 6.1.2 电流舵DAC电路顶层版图设计 | 第91-92页 |
| 6.2 DAC电路版图设计注意事项 | 第92-93页 |
| 6.2.1 DFT Memory与多项选择器阵列接口顺序 | 第92页 |
| 6.2.2 DAC电路中的大电流现象 | 第92-93页 |
| 6.3 电流舵DAC顶层电路功能仿真 | 第93-98页 |
| 6.3.1 时钟输入功能仿真 | 第93-95页 |
| 6.3.2 电路静态与动态参数仿真 | 第95-96页 |
| 6.3.3 电路输出信号仿真 | 第96-97页 |
| 6.3.4 结果分析 | 第97-98页 |
| 6.4 电流舵DAC电路芯片测试 | 第98-102页 |
| 6.4.1 电流舵DAC芯片封装与引脚说明 | 第98-99页 |
| 6.4.2 DFT Memory结构与工作机制 | 第99-100页 |
| 6.4.3 电流舵DAC电路测试准备 | 第100-101页 |
| 6.4.4 电流舵DAC电路测试 | 第101-102页 |
| 6.4.5 结果分析 | 第102页 |
| 6.5 本章小结 | 第102-104页 |
| 第七章 总结与展望 | 第104-106页 |
| 7.1 论文总结 | 第104页 |
| 7.2 论文展望 | 第104-106页 |
| 参考文献 | 第106-110页 |
| 致谢 | 第110-112页 |
| 作者简介 | 第112-113页 |
| 基本情况 | 第112页 |
| 教育背景 | 第112-113页 |