高速数传解调技术研究与实现
| 摘要 | 第3-4页 |
| Abstract | 第4页 |
| 1 绪论 | 第10-13页 |
| 1.1 论文研究背景 | 第10页 |
| 1.2 国内外研究现状 | 第10-11页 |
| 1.2.1 国外高速数传 | 第10-11页 |
| 1.2.2 国内高速数传 | 第11页 |
| 1.3 论文的主要内容和结构安排 | 第11-13页 |
| 2 高速数传体制设计 | 第13-34页 |
| 2.1 高速数传调制解调体制的选择 | 第13-15页 |
| 2.2 发端设计 | 第15-24页 |
| 2.2.1 四相相移键控QPSK原理 | 第15-16页 |
| 2.2.2 LDPC编译码 | 第16-21页 |
| 2.2.3 高速并行成形滤波器 | 第21-24页 |
| 2.3 收端设计 | 第24-33页 |
| 2.3.1 CIC滤波器 | 第25-27页 |
| 2.3.2 高速FIR抽取滤波器 | 第27-28页 |
| 2.3.3 高速时域并行匹配滤波器 | 第28-33页 |
| 2.4 本章小结 | 第33-34页 |
| 3 信号同步设计与实现 | 第34-58页 |
| 3.1 锁相环基本原理 | 第34-36页 |
| 3.2 载波同步设计 | 第36-42页 |
| 3.2.1 数字下变频 | 第38-39页 |
| 3.2.2 鉴相器 | 第39-40页 |
| 3.2.3 环路滤波器 | 第40-42页 |
| 3.3 载波同步性能仿真 | 第42-44页 |
| 3.4 定时同步设计 | 第44-57页 |
| 3.4.1 内插设计 | 第45-53页 |
| 3.4.2 定时误差检测算法 | 第53-55页 |
| 3.4.3 NCO的设计及重采样时刻的确立 | 第55-57页 |
| 3.5 本章小结 | 第57-58页 |
| 4 硬件设计及系统实现 | 第58-68页 |
| 4.1 硬件选择 | 第58-62页 |
| 4.1.1 基带信号处理模块 | 第58-59页 |
| 4.1.2 发送模块 | 第59页 |
| 4.1.3 接收模块 | 第59-62页 |
| 4.2 软件实现 | 第62-66页 |
| 4.2.1 匹配滤波器 | 第62-63页 |
| 4.2.2 定时同步 | 第63-65页 |
| 4.2.3 载波同步 | 第65-66页 |
| 4.3 系统测试 | 第66-67页 |
| 4.4 本章小结 | 第67-68页 |
| 结论 | 第68-69页 |
| 致谢 | 第69-70页 |
| 参考文献 | 第70-73页 |
| 附录 | 第73页 |
