串行级联编译码的设计与FPGA实现
| 摘要 | 第1-5页 |
| ABSTRACT | 第5-8页 |
| 第1章 绪论 | 第8-12页 |
| ·课题的研究背景和意义 | 第8-9页 |
| ·国内外研究现状 | 第9-11页 |
| ·卷积码的发展与VLSI 方面的研究现状 | 第9-10页 |
| ·uRS 码的发展与VLSI 方面的研究现状 | 第10-11页 |
| ·本文主要研究内容与结构 | 第11-12页 |
| 第2章 级联码的设计与仿真 | 第12-27页 |
| ·卷积码 | 第13-19页 |
| ·卷积码基础 | 第13-15页 |
| ·卷积码的编码 | 第15页 |
| ·卷积码的译码 | 第15-17页 |
| ·卷积码误码性能仿真 | 第17-19页 |
| ·uRS 码 | 第19-25页 |
| ·uRS 码基础 | 第19页 |
| ·uRS 码的编码 | 第19-20页 |
| ·uRS 码的译码 | 第20-23页 |
| ·uRS 码误码性能仿真 | 第23-25页 |
| ·整体方案性能仿真 | 第25-26页 |
| ·本章小结 | 第26-27页 |
| 第3章 卷积码编译码器的设计与FPGA 实现 | 第27-40页 |
| ·卷积码编码器的FPGA 实现 | 第27-28页 |
| ·维特比译码器的设计与FPGA 实现 | 第28-36页 |
| ·分支度量模块 | 第28-30页 |
| ·加比选模块与回溯模块 | 第30-33页 |
| ·最小状态比较模块 | 第33-34页 |
| ·存储控制模块 | 第34-35页 |
| ·其它模块 | 第35页 |
| ·译码器性能 | 第35-36页 |
| ·交织器的设计与FPGA 实现 | 第36-39页 |
| ·本章小结 | 第39-40页 |
| 第4章 uRS 码编译码器设计与FPGA 实现 | 第40-52页 |
| ·uRS 码编码器的设计与FPGA 实现 | 第40-43页 |
| ·有限域中元素的运算 | 第40-41页 |
| ·uRS 码编码器的设计与FPGA 实现 | 第41-43页 |
| ·uRS 码译码器的设计与FPGA 实现 | 第43-51页 |
| ·伴随式计算 | 第43-45页 |
| ·关键方程求解 | 第45-47页 |
| ·钱搜索与福尼算法 | 第47-50页 |
| ·uRS 译码器的实现 | 第50-51页 |
| ·本章小结 | 第51-52页 |
| 第5章 级联码的实现与性能分析 | 第52-57页 |
| ·级联码的单板实现 | 第52-54页 |
| ·级联码性能分析 | 第54-55页 |
| ·纠随机错误能力分析 | 第54页 |
| ·纠突发错误能力分析 | 第54-55页 |
| ·整体性能分析 | 第55页 |
| ·本章小结 | 第55-57页 |
| 结论 | 第57-58页 |
| 参考文献 | 第58-61页 |
| 攻读硕士学位期间发表的论文及其它成果 | 第61-63页 |
| 致谢 | 第63-64页 |
| 个人简历 | 第64页 |
