高性能FPGA中的BRAM模块设计
| 摘要 | 第1-5页 |
| Abstract | 第5-9页 |
| 第1章 绪论 | 第9-13页 |
| ·FPGA的发展及优势 | 第9页 |
| ·FPGA的国内外发展现状 | 第9-10页 |
| ·国外研究情况 | 第9-10页 |
| ·国内研究现状 | 第10页 |
| ·FPGA的片上存储资源 | 第10-11页 |
| ·可配置存储器的发展趋势 | 第11页 |
| ·本论文的主要研究内容 | 第11-12页 |
| ·论文组织结构 | 第12-13页 |
| 第2章 FPGA的基本架构 | 第13-19页 |
| ·可配置逻辑单元（CLB） | 第14-15页 |
| ·可编程连线资源 | 第15页 |
| ·输入输出模块（IOB） | 第15-16页 |
| ·数字延迟锁相环 | 第16-17页 |
| ·专用可配置存储器模块（BRAM） | 第17-18页 |
| ·本章小结 | 第18-19页 |
| 第3章 FPGA中BRAM模块的电路设计 | 第19-28页 |
| ·设计流程 | 第19页 |
| ·设计实现原理 | 第19-26页 |
| ·Bram的结构和功能特点 | 第19-21页 |
| ·信号说明 | 第21-24页 |
| ·数据流模式 | 第24-26页 |
| ·18-Kb BRAM的整体结构划分 | 第26-27页 |
| ·本章小结 | 第27-28页 |
| 第4章 BRAM各模块电路的设计与实现 | 第28-53页 |
| ·输出端数据位宽配置的电路设计和实现 | 第28-32页 |
| ·输出数据位宽配置电路整体结构 | 第28页 |
| ·输出模式选择译码电路设计 | 第28-29页 |
| ·输出地址译码电路设计 | 第29-31页 |
| ·输出总线开关矩阵设计 | 第31-32页 |
| ·输入端的数据位宽配置的设计和实现 | 第32-37页 |
| ·输入数据位宽配置电路总体结构 | 第32页 |
| ·输入模式选择译码电路 | 第32-33页 |
| ·输入位线译码电路 | 第33-35页 |
| ·输入开关矩阵电路 | 第35-37页 |
| ·字线译码电路的设计 | 第37-39页 |
| ·字线译码作用 | 第37页 |
| ·本设计采用的译码结构 | 第37-38页 |
| ·低功耗实现方法 | 第38-39页 |
| ·BRAM的存储单元设计 | 第39-44页 |
| ·存储单元简介 | 第39-40页 |
| ·常用存储单元结构比较及工作原理 | 第40-42页 |
| ·单元读数据稳定 | 第42-43页 |
| ·单元的可写入原理 | 第43-44页 |
| ·外围电路设计 | 第44-47页 |
| ·预充电电路 | 第44页 |
| ·灵敏放大器 | 第44-46页 |
| ·外围电路整体设计 | 第46-47页 |
| ·时序控制生成电路设计 | 第47-52页 |
| ·整体电路结构 | 第47-49页 |
| ·BRAM的写过程时序控制原理 | 第49-51页 |
| ·BRAM的读过程时序控制原理 | 第51-52页 |
| ·本章小结 | 第52-53页 |
| 第5章 可配置存储器各模块功能仿真和验证 | 第53-61页 |
| ·可配置存储器各功能模块的仿真 | 第53-58页 |
| ·时序控制电路的仿真 | 第53-54页 |
| ·字线译码电路的仿真 | 第54页 |
| ·可配置位宽电路仿真 | 第54-55页 |
| ·存储单元仿真 | 第55-58页 |
| ·BRAM整体电路仿真 | 第58-61页 |
| ·先写后读模式仿真 | 第58-59页 |
| ·先读后写模式仿真 | 第59页 |
| ·输出保持模式仿真 | 第59-61页 |
| 第6章 结论 | 第61-63页 |
| 参考文献 | 第63-67页 |
| 致谢 | 第67-68页 |
