| 摘要 | 第1-11页 |
| ABSTRACT | 第11-12页 |
| 第一章 绪论 | 第12-17页 |
| ·课题研究背景 | 第12-13页 |
| ·国内外相关研究 | 第13-15页 |
| ·课题主要工作 | 第15页 |
| ·本文的组织结构 | 第15-17页 |
| 第二章 高速串行RapidIO 中CDR 的原理和设计要求 | 第17-34页 |
| ·RapidIO 串行物理层 | 第18-23页 |
| ·PCS 层 | 第20页 |
| ·PMA 层 | 第20-21页 |
| ·电气接口 | 第21页 |
| ·8B/10B 编码 | 第21-23页 |
| ·CDR 的常见结构和模型 | 第23-26页 |
| ·基于PLL 的CDR 结构 | 第23-24页 |
| ·基于延迟环的CDR 结构 | 第24页 |
| ·基于过采样的CDR 结构 | 第24-25页 |
| ·基于门级振荡器的CDR 结构 | 第25-26页 |
| ·各种CDR 实现结构的比较 | 第26页 |
| ·RapidIO 接收器中CDR 的设计要求 | 第26-33页 |
| ·抖动 | 第27-29页 |
| ·误码率 | 第29-30页 |
| ·基于PLL 结构的CDR 原理描述 | 第30-31页 |
| ·接收器的时钟规范 | 第31-33页 |
| ·小结 | 第33-34页 |
| 第三章 相位插值器的主流结构研究 | 第34-52页 |
| ·相位插值器概述 | 第34-42页 |
| ·相位插值 | 第34-36页 |
| ·相位插值器应用 | 第36-37页 |
| ·基于差分MCML 逻辑的相位插值器 | 第37-40页 |
| ·基于电流整合的相位插值器 | 第40-42页 |
| ·延时可控的相位插值器 | 第42-45页 |
| ·相位插值器工作原理与建模 | 第42-44页 |
| ·相位插值器电路实现结构 | 第44-45页 |
| ·基于正交时钟产生的相位插值器 | 第45-48页 |
| ·传统的正交时钟产生方案 | 第46页 |
| ·相位插值-相位选择的正交时钟产生方案 | 第46-47页 |
| ·基于正交时钟产生的相位插值器结构 | 第47-48页 |
| ·精简型相位插值器 | 第48-51页 |
| ·电路结构框图 | 第49页 |
| ·精简型相位插值器 | 第49-51页 |
| ·小结 | 第51-52页 |
| 第四章 基于PLL 结构CDR 中相位插值器的设计 | 第52-75页 |
| ·相位插值器设计浅析 | 第53-59页 |
| ·相位插值器线性编码方式 | 第53-55页 |
| ·相位插值器可行优化设计 | 第55-59页 |
| ·相位插值器的电路设计 | 第59-68页 |
| ·相位插值器的原理结构 | 第59-61页 |
| ·相位插值器的电路实现 | 第61-67页 |
| ·相位插值器局部测试 | 第67-68页 |
| ·相位插值器的电路仿真及验证 | 第68-74页 |
| ·验证目标 | 第68页 |
| ·验证方法 | 第68-69页 |
| ·验证过程 | 第69-73页 |
| ·验证结果 | 第73-74页 |
| ·小结 | 第74-75页 |
| 第五章 相位插值器的版图实现 | 第75-88页 |
| ·模拟电路版图设计技术 | 第75-80页 |
| ·匹配设计 | 第76-77页 |
| ·噪声 | 第77-78页 |
| ·天线效应 | 第78-79页 |
| ·闩锁效应 | 第79-80页 |
| ·相位插值器的版图实现 | 第80-85页 |
| ·高速的考虑 | 第81页 |
| ·噪声的考虑 | 第81页 |
| ·电源线和其它因素的考虑 | 第81页 |
| ·版图实现 | 第81-84页 |
| ·版图后仿真 | 第84-85页 |
| ·版图设计经验总结 | 第85-87页 |
| ·小结 | 第87-88页 |
| 第六章 结束语 | 第88-90页 |
| ·回顾与总结 | 第88-89页 |
| ·未来工作展望 | 第89-90页 |
| 致谢 | 第90-91页 |
| 参考文献 | 第91-94页 |
| 作者在学期间取得的学术成果 | 第94页 |