| 摘要 | 第1-5页 |
| Abstract | 第5-7页 |
| 目录 | 第7-9页 |
| 第1章 绪论 | 第9-16页 |
| ·研究背景 | 第9-10页 |
| ·存储器编译器设计方法概述 | 第10-14页 |
| ·编译器的常见设计方法分类 | 第10-11页 |
| ·方法一：自主设计并开发相应的程序及界面 | 第11-12页 |
| ·方法二：采用第三方工具实现,如利用MC2工具 | 第12-14页 |
| ·论文的研究内容及安排 | 第14-16页 |
| 第2章 SRAM编译器的电路架构分析及其建模 | 第16-33页 |
| ·电路架构建模对编译器的影响及建模关键指标 | 第16-18页 |
| ·时序性能指标 | 第16-17页 |
| ·功耗性能指标 | 第17-18页 |
| ·常见的架构建模方法及其分析 | 第18-22页 |
| ·建模方法一：延时线性模型 | 第18-19页 |
| ·建模方法二：关键路径的建模方法 | 第19-21页 |
| ·建模方法三：动态功耗的建模方法 | 第21-22页 |
| ·编译器具体架构建模的实现 | 第22-33页 |
| ·面积建模 | 第24-26页 |
| ·读取时间建模 | 第26-27页 |
| ·读动态功耗建模 | 第27-28页 |
| ·漏功耗建模 | 第28-33页 |
| 第3章 基于架构建模结果的编译器设计 | 第33-55页 |
| ·SRAM电路与版图子模块划分 | 第33-38页 |
| ·电路原理图的划分 | 第33-36页 |
| ·版图的划分 | 第36-38页 |
| ·电路与版图子模块的建库 | 第38-41页 |
| ·电路原理图的基本单元库 | 第38-41页 |
| ·版图的基本单元库 | 第41页 |
| ·电路与版图的拼接算法与程序设计 | 第41-49页 |
| ·电路原理图的网表拼接算法与程序设计 | 第42-45页 |
| ·版图的GDS拼接算法与程序设计 | 第45-49页 |
| ·Datasheet、Lib时序库、Verilog、Lef文件的生成 | 第49-51页 |
| ·编译器用户界面的设计 | 第51-54页 |
| ·本章小结 | 第54-55页 |
| 第4章 编译器结果验证与分析 | 第55-68页 |
| ·编译器生成的电路与版图验证 | 第55-62页 |
| ·电路原理图的拼接验证 | 第55-59页 |
| ·GDS版图的拼接验证 | 第59-62页 |
| ·编译器程序整合与生成文件的验证 | 第62-68页 |
| ·输入参数规则测试 | 第62-63页 |
| ·输出文件功能测试 | 第63-64页 |
| ·输出文件的数据有效性验证 | 第64-65页 |
| ·输出文件的可用性测试 | 第65-68页 |
| 第5章 总结与展望 | 第68-69页 |
| 参考文献 | 第69-72页 |
| 附图表 | 第72-74页 |
| 致谢 | 第74页 |