| 摘要 | 第1-4页 |
| Abstract | 第4-7页 |
| 第一章 绪论 | 第7-13页 |
| ·数字通信模型与信道编译码 | 第7-8页 |
| ·LDPC 码的提出和发展 | 第8-9页 |
| ·LDPC 码的研究方向 | 第9-10页 |
| ·LDPC 码的构造 | 第9页 |
| ·LDPC 码的译码 | 第9页 |
| ·LDPC 码的性能分析 | 第9-10页 |
| ·LDPC 码的应用 | 第10页 |
| ·本文的主要工作概述及章节安排 | 第10-13页 |
| 第二章 LDPC 码基础 | 第13-29页 |
| ·线性分组码的基本概念 | 第13-15页 |
| ·LDPC 码的基本概念 | 第15-17页 |
| ·QC-LDPC 码 | 第17-20页 |
| ·LDPC 码的构造 | 第20-22页 |
| ·LDPC 码的译码算法 | 第22-28页 |
| ·本章小结 | 第28-29页 |
| 第三章 码率兼容QC-LDPC 码的译码器设计 | 第29-43页 |
| ·码率兼容QC-LDPC 码译码器的码型选择 | 第29-30页 |
| ·码率兼容QC-LDPC 码的译码方案 | 第30-40页 |
| ·工程中常用的不同简化译码算法比较 | 第30-36页 |
| ·LDPC 码的两种译码迭代机制 | 第36-38页 |
| ·码率兼容QC-LDPC 码的部分并行译码方案 | 第38-40页 |
| ·码率兼容QC-LDPC 码译码器的量化方案 | 第40-41页 |
| ·本章小结 | 第41-43页 |
| 第四章 码率兼容QC-LDPC 码译码器的FPGA 实现 | 第43-56页 |
| ·码率兼容QC-LDPC 码译码器的整体结构 | 第43-44页 |
| ·码率兼容QC-LDPC 码译码器的分块单元设计 | 第44-50页 |
| ·信道初始似然值缓存单元的设计 | 第44-45页 |
| ·一步更新计算模块 | 第45-46页 |
| ·译码控制模块 | 第46-48页 |
| ·移位控制器 | 第48-50页 |
| ·译码结果输出缓存单元设计 | 第50页 |
| ·验证结果与性能分析 | 第50-53页 |
| ·硬件资源使用情况概述 | 第50-51页 |
| ·译码器误码性能仿真与测试 | 第51-53页 |
| ·进一步提高吞吐量的译码器结构 | 第53-55页 |
| ·本章小结 | 第55-56页 |
| 第五章 结束语 | 第56-58页 |
| 致谢 | 第58-60页 |
| 参考文献 | 第60-64页 |
| 研究成果 | 第64-65页 |