| 第一章 绪论 | 第1-13页 |
| ·课题背景及来源 | 第7-8页 |
| ·采用了先进的设计和验证手段 | 第8-9页 |
| ·采用FPGA作为验证手段，标准单元为实现手段 | 第9-11页 |
| ·采用基于数据库的项目管理方法 | 第11-12页 |
| ·本论文研究的内容及意义 | 第12页 |
| ·论文的安排 | 第12-13页 |
| 第二章 各基本功能单元的高速实现方案探讨 | 第13-39页 |
| ·逻辑平衡技术的基本思想 | 第13-14页 |
| ·逻辑平衡在设计各种基本功能单元时的应用 | 第14-38页 |
| ·计数器 | 第15-16页 |
| ·数据比较器 | 第16-17页 |
| ·编码器 | 第17-18页 |
| ·加法器 | 第18-19页 |
| ·有限状态机FSM | 第19-23页 |
| ·乘法器 | 第23-30页 |
| (1) CSA阵列乘法器 | 第24-25页 |
| (2) CSA阵列乘法器时延分析 | 第25页 |
| (3) CSA阵列乘法器的改进与优化 | 第25-30页 |
| ·乘累加运算器MAC | 第30-33页 |
| (1) 预备知识 | 第30-31页 |
| (2) 乘累加运算器的性能改进 | 第31-33页 |
| ·DCT交换 | 第33-38页 |
| (1) 以前从减少乘累加次数上的改进方案 | 第33-37页 |
| (2) 采用逻辑平衡从减小乘累加延时上的改进 | 第37-38页 |
| ·本章小结 | 第38-39页 |
| 第三章 用FPGA实现高速数字电路 | 第39-51页 |
| ·用FPGA实现高速数字电路的基本规则 | 第39-41页 |
| 规则一: 要尽量采用同步电路设计 | 第39页 |
| 规则二: 在编码风格上，采用RTL级编码风格 | 第39-40页 |
| 规则三: 要抓住FPGA器件的特点 | 第40页 |
| 规则四: 基本设计规则 | 第40-41页 |
| 规则五: 电路的扇出规则 | 第41页 |
| ·作者用FPGA实现高速数字电路时的一部分解决方案 | 第41-50页 |
| (1) 64位定时器的解决方案: | 第42-44页 |
| (2) 逻辑平衡与pipeline相结合提高电路的速度 | 第44-48页 |
| (3) 错误数据包捕捉模块的实现 | 第48-50页 |
| ·本章小结 | 第50-51页 |
| 第四章 用标准单元实现高速数字电路 | 第51-57页 |
| ·用标准单元实现高速数字电路的关键在于提高性价比 | 第51-53页 |
| (1) 提高性能的部分解决方案 | 第51-52页 |
| (2) 尽量节约面积 | 第52-53页 |
| ·高速数字电路的功耗问题 | 第53-55页 |
| ·与其它器件的通讯问题 | 第55-57页 |
| 第五章 结束语 | 第57-59页 |
| 致谢 | 第59-60页 |
| 参考文献 | 第60-62页 |