基于ARM+FPGA的多屏图像显示系统研究
| 摘要 | 第5-6页 |
| ABSTRACT | 第6-7页 |
| 符号对照表 | 第11-12页 |
| 缩略语对照表 | 第12-16页 |
| 第一章 绪论 | 第16-20页 |
| 1.1 研究背景及现状 | 第16-17页 |
| 1.2 课题研究的目的与意义 | 第17页 |
| 1.3 论文的主要工作与结构 | 第17页 |
| 1.4 本章小结 | 第17-20页 |
| 第二章 核心模块及外围固件接.工作原理 | 第20-36页 |
| 2.1 高速图像数据接 | 第20-25页 |
| 2.1.1 USB接 | 第20-21页 |
| 2.1.2 CAMERALINK接 | 第21-25页 |
| 2.2 FPGA片上缓存单元 | 第25-29页 |
| 2.2.1 SDPRAM缓存 | 第25-27页 |
| 2.2.2 FIFO缓存 | 第27-29页 |
| 2.3 DDR2 SDRAM片外存储技术 | 第29-31页 |
| 2.3.1 DDR2 SDRAM高速片外缓存技术 | 第29-30页 |
| 2.3.2 DDR2 SDRAM的基本工作原理 | 第30-31页 |
| 2.4 UART串 | 第31-32页 |
| 2.4.1 UART通信协议 | 第31-32页 |
| 2.4.2 UART的接.标准 | 第32页 |
| 2.5 I2C数据总线 | 第32-35页 |
| 2.5.1 I~2C时序关系 | 第33-34页 |
| 2.5.2 I~2C的数据传输格式 | 第34-35页 |
| 2.6 本章小结 | 第35-36页 |
| 第三章 多屏显示系统软硬件设计 | 第36-58页 |
| 3.1 多屏显示系统结构 | 第36-37页 |
| 3.1.1 硬件方案设计 | 第36-37页 |
| 3.1.2 软件方案设计 | 第37页 |
| 3.2 多屏显示系统硬件电路实现 | 第37-41页 |
| 3.2.1 仿真FPGA选型 | 第38页 |
| 3.2.2 DDR2 SDRAM缓存单元 | 第38-39页 |
| 3.2.3 CAMERA LINK输出电路 | 第39-40页 |
| 3.2.4 RS232串.电平转换电路 | 第40页 |
| 3.2.5 ARM处理模块 | 第40页 |
| 3.2.6 电源模块 | 第40-41页 |
| 3.3 多屏显示系统软件实现 | 第41-56页 |
| 3.3.1 图像数据输入/输出接 | 第41-45页 |
| 3.3.2 DDR2读写控制模块 | 第45-47页 |
| 3.3.3 CAMERA LINK图像缓存输出 | 第47-52页 |
| 3.3.4 串.通信模块 | 第52-54页 |
| 3.3.5 I2C接.模块 | 第54-56页 |
| 3.4 本章小结 | 第56-58页 |
| 第四章 多屏显示系统的仿真及测试 | 第58-74页 |
| 4.1 仿真验证 | 第58-65页 |
| 4.1.1 图像输入/输出接.模块 | 第58-61页 |
| 4.1.2 图像缓存输出模块 | 第61-64页 |
| 4.1.3 串.通信模块 | 第64-65页 |
| 4.1.4 I2C接.模块 | 第65页 |
| 4.2 测试验证 | 第65-72页 |
| 4.2.1 CHIPSCOPE在线调试 | 第65-66页 |
| 4.2.2 测试模块搭建 | 第66-69页 |
| 4.2.3 图像读取速率测试 | 第69-70页 |
| 4.2.4 系统功能测试 | 第70-72页 |
| 4.3 本章小结 | 第72-74页 |
| 第五章 总结与展望 | 第74-76页 |
| 5.1 工作总结 | 第74页 |
| 5.2 未来工作展望 | 第74-76页 |
| 参考文献 | 第76-80页 |
| 致谢 | 第80-82页 |
| 作者简介 | 第82-83页 |
