0.18μm CMOS工艺的6.25Gb/s自适应判决反馈均衡器的研究与设计
| 摘要 | 第4-5页 |
| ABSTRACT | 第5页 |
| 第1章 绪论 | 第12-16页 |
| 1.1 课题背景 | 第12页 |
| 1.2 国内外研究现状 | 第12-14页 |
| 1.3 本文结构安排 | 第14-16页 |
| 第2章 均衡原理及自适应算法 | 第16-26页 |
| 2.1 信道特性与性能指标 | 第16-20页 |
| 2.1.1 信道特性 | 第16-18页 |
| 2.1.1.1 高频损耗 | 第16-17页 |
| 2.1.1.2 反射 | 第17页 |
| 2.1.1.3 串扰 | 第17页 |
| 2.1.1.4 噪声 | 第17-18页 |
| 2.1.1.5 码间干扰 | 第18页 |
| 2.1.2 通信系统性能指标 | 第18-20页 |
| 2.1.2.1 眼图 | 第18-19页 |
| 2.1.2.2 误码率 | 第19页 |
| 2.1.2.3 抖动 | 第19-20页 |
| 2.1.2.4 信噪比 | 第20页 |
| 2.2 高速串行系统中的均衡器 | 第20-23页 |
| 2.2.1 发送端预加重电路 | 第20-21页 |
| 2.2.2 模拟均衡器 | 第21页 |
| 2.2.3 前馈均衡器 | 第21-22页 |
| 2.2.4 判决反馈均衡器 | 第22-23页 |
| 2.3 自适应算法 | 第23-25页 |
| 2.3.1 自适应算法的分类及比较 | 第23-25页 |
| 2.3.2 LMS自适应算法的简化 | 第25页 |
| 2.4 本章小结 | 第25-26页 |
| 第3章 数字自适应判决反馈均衡器的电路设计 | 第26-46页 |
| 3.1 概述 | 第26页 |
| 3.2 半速率判决反馈均衡器 | 第26-31页 |
| 3.2.1 加法器 | 第27-28页 |
| 3.2.2 主从D触发器 | 第28-30页 |
| 3.2.3 2:1复用器 | 第30页 |
| 3.2.4 输出缓冲 | 第30-31页 |
| 3.3 数字自适应模块 | 第31-41页 |
| 3.3.1 单差分输入灵敏放大器 | 第32-35页 |
| 3.3.2 5比特上/下计数器 | 第35-36页 |
| 3.3.3 5比特数模转换器 | 第36-41页 |
| 3.3.3.1 温度计译码 | 第37-39页 |
| 3.3.3.2 同步锁存器 | 第39页 |
| 3.3.3.3 差分开关 | 第39-40页 |
| 3.3.3.4 电流源阵列 | 第40-41页 |
| 3.4 数字自适应判决反馈均衡器的前仿真 | 第41-43页 |
| 3.4.1 判决反馈均衡器的功能仿真 | 第41-42页 |
| 3.4.2 自适应模块的功能仿真 | 第42-43页 |
| 3.5 本章小结 | 第43-46页 |
| 第4章 数字自适应判决反馈均衡器的版图与测试 | 第46-54页 |
| 4.1 版图设计流程及注意事项 | 第46-48页 |
| 4.1.1 版图设计流程 | 第46页 |
| 4.1.2 版图设计的几个注意事项 | 第46-48页 |
| 4.2 数字自适应判决反馈均衡器的版图设计 | 第48-53页 |
| 4.2.1 版图设计 | 第48-49页 |
| 4.2.2 系统后仿真 | 第49-50页 |
| 4.2.3 芯片测试及结果分析 | 第50-53页 |
| 4.2.3.1 芯片测试方案 | 第50-51页 |
| 4.2.3.2 功耗测试 | 第51页 |
| 4.2.3.3 功能测试 | 第51-53页 |
| 4.3 本章小结 | 第53-54页 |
| 第5章 模拟自适应模块的设计 | 第54-66页 |
| 5.1 模拟自适应模块的结构 | 第54-55页 |
| 5.2 自适应模块的晶体管级设计 | 第55-60页 |
| 5.2.1 判决器 | 第55-56页 |
| 5.2.2 双差分输入的灵敏放大器 | 第56-57页 |
| 5.2.3 乘法器 | 第57-59页 |
| 5.2.4 模拟积分器 | 第59-60页 |
| 5.3 模拟自适应判决反馈均衡器的前仿结果 | 第60-62页 |
| 5.4 模拟自适应模块的版图设计与后仿真 | 第62-65页 |
| 5.4.1 版图设计 | 第62-63页 |
| 5.4.2 系统后仿真 | 第63-65页 |
| 5.5 本章小结 | 第65-66页 |
| 第6章 总结与展望 | 第66-68页 |
| 参考文献 | 第68-72页 |
| 致谢 | 第72-74页 |
| 攻读硕士期间发表的论文 | 第74页 |
